第４１卷第２期 ２０１４年４月２５日 数字通信 Ｖｏｌ ４１．Ｎｏ．２ Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ａｐｒ．２５ ２０１４ ７７ ＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ．１００５－３８２４．２０１４．０２．０１８ 一种低噪声高共模抑制比运算放大器的分析与设计 罗 鹏，庞 宇 （重庆邮电大学光电工程学院，重庆４０００６５） 摘要：低噪声高共模抑制比的运算放大器是将套筒式共源共栅结构、差分输出和共模负反馈相结合，设计出的一 种新型运算放大器。基于ＳＭＩＣ０．１８ Ｉｘｍ工艺模型对电路进行设计，仿真结果表明该电路的开环增益为８２．３ ｄＢ，相 位裕度为６６。，共模抑制比为１２２ ｄＢ，增益平坦带宽为１５ ＭＨｚ，噪声为７．７８１ ｎＶ／ｓｑｒｔ（Ｈｚ），达到设计要求。 关键词：低噪声；高共模抑制比；套筒式共源共栅；共模反馈 中图分类号：ＴＮ７２２．３ 文献标识码：Ａ 文章编号：１００５．３８２４（２０１４）０２－００７７－０４ ０ 引 言 随着人们探索自然步伐的前进，在医疗数据采 集系统中，广泛存在着微弱信号，而所提取的微弱电 信号流（毫安级）都被淹没在噪声和高的共模电压 中。如果要将微弱信号放大，就要求放大器本身具 有低噪声高共模抑制比的特性，这样才能抑制共模 信号的放大，从而提取并放大有用信号 Ｊ。目前一 般的低噪声运放都是采用ＰＭＯＳ为输入管的共源共 栅组合，ＰＭＯＳ管比ＮＭＯＳ管的噪声系数低，然后 采用全差分的形式来达到增加共模抑制比和降低噪 声干扰的目的。但是，这种电路结构仍然有一定的 图１ 运算放大器的总体框架 １．１前级放大器设计 前级放大一般采用２种方式。一种方式为 ＰＭＯＳ管输入的套简式共源共栅放大器 Ｊ，如图２ 所示。Ｍ１和Ｍ２为２个差分输入端，Ｍ５一Ｍ８为 ＮＭＯＳ管级联的有源负载，Ｍ０则是尾电流，为整个 缺陷，比如，由于输出级的共模信号难以正确估计， 波动性大，导致输出的差分信号不稳定，使得差分 输出不能够很好地实现 Ｊ。因此，稳定输出共模信 号显得非常重要。本文针对这些问题设计了一种新 的运算放大器，并对低噪声高共模抑制比运算放大 输入级提供电流。由图２可知，这种输入方式的增 益为 Ａｖ＝ｇｍ１。（ｇ ５ｒ出５ｒ出７ Ｉ Ｉ ｇｍ３ｒ出３ｒ出１） （１） 每单位带宽内的输人参考噪声电压为 器的输入输出级、噪声的计算、共模反馈电路和补偿 电路等方面进行分析设计，使其达到设计要求。 （ ＋ ） ２个差分输入端，Ｍ３一Ｍ８为有源负载。 此结构的增益则为 （２） 另一种方式则是ＰＭＯＳ管输入的折叠式共源共栅放 大器，如图３所示。同样Ｍ０为尾电流，Ｍ１和Ｍ２为 １ 电路设计 为了使电路具有较高的增益，所以该电路采用 ２级放大的结构，电路的整体结构如图１所示。整 个电路由前级放大、差分输出、补偿电路和共模反馈 ４部分组成。补偿电路是为了电路具有更好的频响 特性，而共模反馈是为了稳定共模电压＿４ Ｊ。 Ａ ＝ｇ １（ｇａｓｒ ５ｒ ３ ｌ Ｉ ｇｉｎ７１＂出７（ｒ ｌ Ｊ Ｉ ｌ＇ｄｓ９）（３） 而每单位带宽内的输入参考噪声电压则为 ＋ ＋象） ｃ４， 由前面分析可知，套筒式共源共栅结构的噪声要明 显小一些，只是开环增益没有折叠式共源共栅结构 收稿日期：２０１３—１２—２７修回日期：２０１４—０１—１５ 高 Ｊ，但是我们需要的低噪声，由此前级放大我们 ７８ 数字通信 第４１卷 图２套筒式共源共栅结构 ＶＤＯ 图３ 折叠式共源共栅结构 选择套筒式共源共栅结构。 通过分析可知，在低频时，图２中主要产生的噪 声是Ｍ１，Ｍ２和Ｍ７，Ｍ８。因此，我们在设计电路时 可以增大这４个ＭＯＳ管的面积或者减小Ｍ７和Ｍ８ 的跨导，这样可使整个套筒式共源共栅的噪声较低。 １．２输出级设计 为了使电路具有低噪声、高共模抑制比和宽摆 幅等特性，我们采用差分形式的推挽级输出结构，如 图４所示。 由此可见，输出级的增益Ａ ＝ｇｍｌ４（ 。 Ｉ ｌ ｒｄ￣１２）， 输人参考噪声电压 ＋ ），在设计 时只需使Ｍ１３的宽长比远大于Ｍ１１，输出级的噪声 就由Ｍ１３产生。 １．３共模反馈电路设计 差分运算放大器中，２个输出端所输出的共模 电平不能通过差动反馈来达到稳定，且对器件的特 性和失配比较敏感。所以，必须使用共模反馈电路， Ｖｉｎ 鲫 图４套简式共源共栅结构 使运放的２个输出端的共模电平稳定。在共模反馈 中，一般有３个过程：首先，检测输出共模电平；其 次，与一个参考电压Ｖｒｅｆ进行比较；最后，将误差电 压反馈回偏置网络。 图５共模反馈电路 本文采用如图５所示的共模反馈电路，其原理 为：在图５模反馈支路由Ｍ１７，Ｍ１８和Ｍ１９， Ｍ２０ ２个差动对组成，这２个差动对分别将运放的２ 个输出端Ｖｏｕｔｌ和Ｖｏｕｔ２的共模电平与参考电压 Ｖｒｅｆ进行比较，然后将反馈电压值Ｖｃｍｆｂ通过电流 镜Ｍ２３来调节运放的尾电流源，从而来稳定２个输 出端的共模电平 Ｊ。由于本电路所使用的电源电 压为１．８ Ｖ，因此这里的Ｖｒｅｆ＝０．９ Ｖ。 ２ 总体电路 如图６所示为该运算放大器的整体电路图，其中 输入级采用套筒式共源共栅结构，输出级采用差动输 出，再通过共模反馈电路来稳定输出端的共模信号， 通过ＲＣ来补偿电路的相位裕度，使极点分离，通过 。与Ｒ：的阻值使该零点与第二极点相消。 ３ 仿真结果 通过Ｃａｄｅｎｃｅ对其进行原理图设计，模拟仿真 ８０ 数字通信 第４１卷 运算放大器［Ｊ］．哈尔滨工业大学学报，２００６，３８（５）： ７８３－７８５． 大器［Ｊ］．电气电子教学学报，２００６，２８（３）：１—３． ［７］ 黄君凯，徐卓慧，陈松涛．一种高性能ＣＭＯＳ运算放大 器的设计［Ｊ］．微电子学，２０１０，４０（１）：４１－４４． 作者简介： 罗鹏（１９８８－－），男，重庆人，硕士生，主要研究方向为集 成电路设计，Ｅ—ｍａｉｌ：３０５０７１７１３＠ｑｑ．ｃｏｍ。 ［４］ ＲＡＺＡＶＩ Ｂ．模拟ＣＭＯＳ集成电路设计［Ｍ］．西安：西安 交通大学出版社，２００３． ［５］ 何峥嵘．运算放大器电路的噪声分析和设计［Ｊ］．微电 子学，２００６，３６（２）：３—５． ［６］ 李竹．基于ＣＭＯＳ工艺的一种低功耗高增益低噪声放 Ａｎａｌｙｓｉｓ ａｎｄ ｄｅｓｉｇｎ ｏｆ ａ ｌｏｗ ｎｏｉｓｅ ｈｉｇｈ ＣＭＲＲ ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ ＬＵ０ Ｐｅｎｇ，ＰＡＮＧ Ｙｕ （Ｓｃｈｏｏｌ ｏｆ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｃｈｏｎｇｑｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｐｏｓｔｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｃｈｏｎｇｑｉｎｇ ４０００６５，Ｐ．Ｒ．Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｉｎ ｔｈｉｓ ｐａｐｅｒ，ｔｈｅ ｌｏｗ ｎｏｉｓｅ ｈｉｇｈ ｃｏｍｍｏｎ ｍｏｄｅ ｒｅｉｅｃｔｉｏｎ ｒａｔｉｏ ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｉｆｅｒ ｉｓ ｄｅｓｉｇｎｅｄ，ｃｏｍｂｉｎｉｎｇ ｔｅｌｅ— ｓｃｏｐｉｃ ｃａｓｃｏｄｅ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ｔｈｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｏｕｔｐｕｔ ａｎｄ ｃｏｍｍｏｎ ｍｏｄｅ ｎｅｇａｔｉｖｅ ｆｅｅｄｂａｃｋ．Ｉｔ ｉｓ ａ ｎｅｗ ｔｙｐｅ ｏｆ ｏｐａｍｐ ｂａｓｅｄ ｏｎ ＳＭＩＣ ０．１ ８ １￣ｍ ｐｒｏｃｅｓｓ ｍｏｄｅｌ ｆｏｒ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ；Ｔｈｅ Ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔｓ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｏｐｅｎ—ｌｏｏｐ ｇａｉｎ ｏｆ ｔｈｅ ｃｉｒｃｕｉｔ ｉｓ ８２．３ｄＢ，ａ ｐｈａｓｅ ｍａｒｇｉｎ ｏｆ６６。；ｔｈｅ ｃｏｍｍｏｎ ｍｏｄｅ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ ｉｓ １２２ ｄＢ，ｔｈｅ ｇａｉｎ ｆｌａｔｎｅｓｓ ｂａｎｄｗｉｄｔｈ ｉｓ １５ＭＨｚ ａｎｄ ａ ｎｏｉｓｅ ｏｆ ７．７８１ ｎＶ／ｓｑｒｔ（Ｈｚ）． Ｋｅｙ ｗｏｒｄｓ：ｌｏｗ ｎｏｉｓｅ，ｈｉｇｈ ｃｏｍｍｏｎ ｍｏｄｅ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ，ｔｅｌｅｓｃｏｐｉｃ ｃａｓｃｏｄｅ，ｃｏｍｍｏｎ ｍｏｄｅ ｆｅｅｄｂａｃｋ （责任编辑张诚） （上接第４９页） Ｆｒａｃｔｉｏｎａｌ ｄｅｌａｙ ｃｏｍｐｅｎｓａｔｉｏｎ ａｎｄ ｉｔ’Ｓ ＦＰＧＡ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｉｎ ｍｕｌｔｉ ａｎｔｅｎｎａ ｓｙｓｔｅｍ ＬＩ Ｘｉａｏｙａ，ＬＩＵ Ｙｕａｎｙｕａｎ，ＺＨＡＮＧ Ｒｏｎｇ，ＬＥＩ Ｗｅｉｊｉａ，ＸＩＥ Ｘｉａｎｚｈｏｎｇ （Ｃｈｏｎｇｑｉｎｇ Ｋｅｙ Ｌａｂ ｏｆ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｔｅｃｈｎｏｌｏｇｙ＆Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ． Ｃｈｏｎｇｑｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｐｏｓｔｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｃｈｏｎｇｑｉｎｇ ４０００６５，Ｐ．Ｒ．Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｔｈｉｓ ｐａｐｅｒ ｓｔｕｄｉｅｓ ｔｈｅ ｄｅｌａｙ ｃｏｍｐｅｎｓａｔｉｏｎ ｓｃｈｅｍｅ ａｎｄ ｉｔ’Ｓ ＦＰＧＡ ｃｏｍｐｅｎｓａｔｉｏｎ ｏｆ ２ ｓｉｇｎａｌｓ ｔｈａｔ ｃｏｍｅ ｆｒｏｍ ｔｈｅ ｓａｍｅ ｓｏｕｒｃｅ ａｎｄ ｈａｖｅ ｄｉｆｅｒｅｎｔ ｔｉｍｅ ｄｅｌａｙ ｉｎ ｍｕｌｔｉ ａｎｔｅｎｎａ ｓｙｓｔｅｍｓ．Ｔｈｅ ｄｅｌａｙ ｃｏｍｐｅｎｓａｔｉｏｎ ｉｓ ｃｏｍｐｏｓｅｄ ｏｆ ｆｒａｃｔｉｏｎａｌ ａｎｄ ｉｎｔｅｇｅｒ ｄｅｌａｙ ｃｏｍｐｅｎｓａｔｉｏｎ，ｗｈｉｃｈ ｉｓ ｍａｉｎｌｙ ｒｅａｌｉｚｅｄ ｂｙ ｄｅｌａｙｉｎｇ ｔｈｅ ａｄｖａｎｃｅｄ ｄａｔａ．Ｆｒａｃｔｉｏｎａｌ ｄｅｌａｙ ｃｏｍｐｅｎｓａｔｉｏｎ ｉｓ ｒｅａｌ— ｉｚｅｄ ｂｙ ｓｉｎｃ ｆｉｌｔｅｒ；ｉｎｔｅｇｅｒ ｄｅｌａｙ ｃｏｍｐｅｎｓａｔｉｏｎ ｉｓ ｒｅａｌｉｚｅｄ ｂｙ Ｄ ｆｌｉｐ ｆｌｏｐ．Ｔｈｅｎ ｗｅ ｅｘｐｏｆｌ ａｐｐｒｏｐｒｉａｔｅ ｄａｔａ ｂｙ ｃｏｎｔｒｏｌｌｉｎｇ ｔｈｅ ｍｕｈｉｐｌｅｘｅｒ ｔｏ ｒｅａｌｉｚｅ ｔｈｅ ｄｅｌａｙ ｃｏｍｐｅｎｓａｔｉｏｎ ｏｆ ２ ｓｉｇｎａｌｓ ａｆｔｅｒ ｅｌｉｍｉｎａｔｉｎｇ ｔｈｅｓｅ ｄｅｌａｙｓ．Ｔｈｅ ｄｅｓｉｎ ｉｇｓ ｖａｌｉｄａｔｅｄ ｂｙ ｃｏｓｉｍｕ— ｌａｔｉｏｎ ｏｆ ＭＡＴＬＡＢ ａｎｄ ＦＰＧＡ． Ｋｅｙ ｗｏｒｄｓ：ｄｅｌａｙ ｃｏｍｐｅｎｓａｔｉｏｎ，ｆｒａｃｔｉｏｎａｌ ｄｅｌａｙ，ｓｉｎｃ ｆｉｌｔｅｒ，ＦＰＧＡ （责任编辑郭毅）
