基于FPGA的简易逻辑分析仪

　　　　　　　　　　　　　　　　Vol

2008年12月　ELECTRONICENGINEERDec.2008

基于FPGA的简易逻辑分析仪

左　超,周金刚,崔长生

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(1.华中科技大学电子系,湖北省武汉市430074;2.华中科技大学电气学院,湖北省武汉市430074)

摘　要:在嵌入式开发调试中,逻辑分析仪可以很好地辅助开发人员进行断点、触发和跟踪等调试。本设计应用FPGA(现场可编程门阵列)芯片和Verilog硬件描述语言设计8位简易逻辑分析仪,在模拟示波器上显示可移动的时间标志线,并采用LED(发光二极管)显示时间标志线所对应时刻的8路输入信号逻辑状态。系统以FPGA为控制核心,实现了FPGA与单片机的双工串行通信、触发控制、数据采集存储和示波器显示等功能。系统工作稳定可靠,测量结果准确无误。

关键词:FPGA;逻辑分析仪;分时复用中图分类号:TM930.9

挥了单片机控制功能优越的特性。

1.2　存储模块选择

为了达到8路信号每个通道的存储深度为20bit,且触发位置可调,这就要求存储触发位置前若干位的信息。

方案1:在FPGA中用移位寄存器对输入的数字信号进行移位存储,一旦触发条件满足,就将移位寄存器中存储的数字信号提取出来,即为触发点前的信息。此方案简单易行,但可扩展性较差,而且占用较多资源(按设计要求,至少需8个20bit的移位寄存器,如果想要扩展存储位数,则需更多比特的移位寄存器)。

方案2:利用FPGA内部的SRAM。从内部建立RAM模块一直对外部的被测信号进行采样,并将采样值循环地存入此模块中的256字节RAM,当触发信号到来时,继续采样40个点,以保证RAM中存放着触发前后各40个点的采样数据,然后将此RAM中触发点后的20个数据全部写入显示模块。同时,将触发信号到来时RAM的地址送显存模块。这样就可以很好地对触发前后的各40个点的采样值进行寻址并显示。同时,深度扩展方式也很简单,只需在触发点后,保证RAM写有效周期增加,便可完成更多数据的捕捉。

方案2明显优于方案1,因此选择方案2。

0　引　言

逻辑分析仪是一种类似于示波器的波形测试设备,可以监测硬件电路工作时的逻辑电平(高或低),并加以存储,用图形方式直观地表达出来,便于用户检测、分析电路设计(硬件设计和软件设计)中的错误,逻辑分析仪是设计中不可缺少的设备,通过它可迅速地定位错误,解决问题,达到事半功倍的效果。

1　方案论证与设计

1.1　处理器的选择

方案1:采用MCS251单片机作为系统核心,要求单片机除了完成基本的控制和分析处理外,还要完成8路TTL数据的采集、存储和示波器的显示控制。虽然单片机具有灵活的控制方式,但受到工作速率的影响,可能会使示波器显示屏幕抖动或者出现明显的回扫线,从而难以达到较好的系统稳定性。

方案2:采用FPGA(现场可编程门阵列)作为控制核心,即用FPGA完成信号采集、数据存储、触发控制与示波器的显示控制,控制部分以及人机交互同样利用FPGA来实现。但是,FPGA系统逻辑复杂,易引入不稳定因素。

方案3:采用FPGA作为逻辑判断核心、MCS251单片机辅助控制的方式。单片机完成信号发生,向FP2GA发出8位移位信号,利用键盘向FPGA送触发字,同时利用LCD(发光二极管)实现人机交互功能。利用FPGA实现逻辑判断、波形存储以及波形显示控制。该方案发挥了FPGA逻辑处理性能优越的特性,又发

收稿日期:2008207210;修回日期:2008209216。

2　理论分析与参数计算

2.1　多级逻辑门限的设定

按照设计要求,逻辑门限电压可在0.25V～4V

范围内按16级变化,即最低电压为0.25V,最高电压为4V。按16级变化,所以其步长为0.25V。因此,对应的16级门限电压为:0.25V,0.5V,…,3.75V,4.00V。

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第34卷第12期左　超,等:基于FPGA的简易逻辑分析仪・测控技术・

2.2　存储深度

按照设计要求,屏幕显示8路波形(即行数Z=8),每行位数m1=20位,每页存储深度M1=m1Z=20bit×8=20B。本设计扩展为存储页数为5页,故

系统存储深度为:

n=in=0

M∑

i

=nM1=5×20B=100B(1)

2.3　扫描频率

根据人眼视觉特性,当场频率fv≥50Hz时,无明显闪烁感。经过实践,发现250Hz时效果最佳。因此

选择fv=250Hz。由于示波器要显示8路信号以及1条触发线、1条时间轴,所以要得到稳定的波形显示,行频率为:

(2)fH=9fv≥9×250Hz=2250Hz

图2　信号调理电路　　　改变输入的数字量D1就可以改变衰减器的衰减

倍数,从而达到控制比较器的门限电压。3.4　触发电路

3　主要电路设计

3.1　整体电路设计

由MCU产生循环序列以及触发字,FPGA内部触

发判断模块对8位循环信号进行判断,如果有触发产生,则记录触发时刻RAM地址并且锁存部分信号于内部RAM,由FPGA内部显示模块输出信号,送往示波器X、Y通道显示,整体电路框图如图1所示。

触发电路的功能是当满足触发字条件后产生一个

触发信号,用以控制采样电路。触发电路有3种触发方式:序列触发、并行触发和直接触发。其中,并行触发方式实现多路信号的检测触发比较容易,扩展也方便,设计方法更系统化,故本设计采用基于并行触发的FPGA设计方法。3.4.1　单级触发字触发

在正常时钟及数据流经过时,对采集的8路数据进行判断,如果与预先设定的值相符时,则激活触发信号,对数据进行采集和存储,并记录触发点地址。下面举例说明系统是如何对触发条件进行判断的。

例　一级触发,要求第0、2、3、6路为1011的时候触发。

首先,设定“路数信息字”。若某一路被选定,则该路对应的位数置1,否则置0。此例中,路数信息字如图3所示。

图1　整体电路框图

3.2　8路数字信号发生器

利用SSTE58型单片机作为信号发生器,产生8

路移位信号以及1位同步时钟,将8路信号输入到FPGA中进行处理,并且采用4×4扫描键盘进行串行数据预置,通过LCD进行显示。3.3　通道输入信号调理电路

Ω,因此,按照设计要求,输入阻抗需要大于50k

在输入信号通道前加一级电压跟随器,然后信号进入高精度的电压比较器LM311P,LM311P为TI公司芯片,电压分辨率可以达到80mV,经过比较器整形后输出标准的逻辑信号,电路图如图2所示。图中只显示两路信号,其他6路原理相同。为了实现16级可变的逻辑门限电压,本文采用SSTE58内部的8位D/A输出构成程控衰减器,以5V基准源TL431作为参考电压,此时的D/A输出电压为:

D1VrefD1×5

(3)V0===0.0195D1

256256

图3　路数信息字

将触发字处理为8位的标准格式,未选定的路数

的触发位一律置0。此例中,标准化后的触发字为01001001,如图4所示。

将数据采集模块采集到的8位信息与设定好的路数信息字进行“与”运算(这样就提取出了所选定路数的信息),然后再与标准化后的触发字进行“异或”运算,如果结果为全零,则表示此信号满足触发条件。假设读到的8位信息为11111001,则与“路数信息字”01001101进行“与”运算后,得到01001001,再与触发

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・测控技术・电子工程师2008年12月

字01001001进行“异或”后得到00000000,表明此信息满足触发条件(第0、2、3、6路为1011)。

图4　标准化后的触发字

图5　触发模块

3.4.2　3级逻辑状态分析触发

3.5　显示驱动电路此方式需要对数据流实时采集,并且保留在3级移位寄存器中,将移位寄存器中的3级数据按照单级触发的判断方式进行判断,将最终触发使能信号进行“与”运算,便可以得到3级触发。电路模块见图5。显示部分主要由锯齿波扫描和信号扫描组成,由

于屏幕上要显示8路波形,因此,外部D/A需分时复用。X轴输入与Y轴输入必须严格同步,目的是为了避免回扫时对显示效果产生影响。D/A需具有足够快的转换速率,因此采用DAC0832,电路见图6。

图6　显示驱动模块

4　测试结果

4.1　测试方法

TDS1200B型,万用表为B15型,直流稳压电源为DF1731SD1A型。4.3　测试结果

1)数字信号发生器测试

分别对循环序列、触发、8路信号显示进行测试。

4.2　测试条件

测试温度为26℃,信号发生器为EE11B型,标准示波器为TDS1200B型,示波器显示终端为・6・

信号发生器输出频率为100Hz,8位序列完全可调:00000000～11111111。

第34卷第12期左　超,等:基于FPGA的简易逻辑分析仪・测控技术・

　　2)单级触发测试

当输入循环序列为00000101,设置触发字为00000101时,系统在00000101位置触发,很好地实现

辑分析仪的功能,具体测试指标如循环序列产生、信号触发判断、多路信号复用显示均达到实际使用要求,整体性能稳定良好。同时,由于选用的FPGA内部RAM为256字节,可以存储更多输入信号,并能够很好地完成分页显示的扩展。

参　考　文　献

[1]夏宇文.Verilog数字系统设计[M].北京:北京航天航空

了触发功能,并显示触发线;设置触发字为11010101

时,因为序列00000101无法通过移位得到序列11010101,故逻辑分析仪无触发。

3)3级触发测试当输入循环序列为00000101,设置第1级触发字为00001010,第2级触发字为00010100,第3级触发字为00101000,系统在00001010位置触发,显示触发线;设置第1级、第2级、第3级触发字均为00000101,逻辑分析仪无触发。

大学出版社,2003.

[2]全国大学生电子设计竞赛委员会.电子系统设计实践[M].武汉:华中科技大学出版社,2005.

[3]康华光.电子技术基础[M].北京:高等教育出版社,2005.

　　左　超(19862),男,主要研究方向为微弱信号检测与处

5　结束语

由测试结果可知,本设计能够很好地实现简易逻

理。

ASimpleLogicAnalyzerBasedonFPGA

ZUOChao,ZHOUJingang,CUIChangsheng

(HuazhongUniversityofScienceandTechnology,Wuhan430074,China)

Abstract:Thelogicanalyzercanbeagoodassistanttohelpthedevelopmentengineercarryoutoperationsofbreakpoint,triggerandtrackingdebugginginthedevelopmentofembeddeddebugging.Ourdesignofsim2plelogicanalyzerwith8signalchannelsisbasedonFPGAchipsandVerilogHDL.Itcandisplayamobilelineasmarkoftimelineontheanalogoscilloscopeandshowthecurrent8inputlogicstatescorrespondingtothetimelinewithLED.ThekeypartofcontrolisFPGA,andthesystemachievedduplexedcommunicationbetweentheFPGAandsinglechip,triggercontrol,dataacquisitionandstorageoscilloscopedisplay,etc.Thedesignedsystemisstableandreliable,andmeasurementresultsareaccurate.

Keywords:FPGA;logicanalyzer;timedivisionmultiplex

(上接第3页)

AStudyonInformationCoordinationMethodBasedon

ElectronicReconnaissanceandRadarNetwork

ZENGHao,SHAOXijun,WANGBo

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(1.Unit92232ofPLA,Beijing100073,China;2.NanjingResearchInstitute

ofElectronicsTechnology,Nanjing210013,China)

Abstract:Basedoncharacteristicsofelectronicreconnaissancesystemandradarnetworksystem,elec2tronicreconnaissancesystemwasembeddedinradarnetworksystem.Then,problemofinformationusingandfusingwasstudied,andsolutiontothisproblemwaspresentedinthispaper.Withthismethod,electronicre2connaissancesystemandradarnetworksystemwereintegratedintoonesystem,whichhasmanyadvantagessuchasstronganti2jammingability,continuousworkingability,goodsurvivability,excellentdetectioncapa2bility,andhigherprecisionundercomplexbattlefieldconditions.

Keywords:electronicreconnaissancesystem;radarnetworksystem;informationcoordination;datafu2sion

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