一种新型毫米波亚采样DDS混频小数分频锁相环结构[发明专利]

(12)发明专利申请

(10)申请公布号 CN 112073065 A(43)申请公布日 2020.12.11

(21)申请号 202010807251.6(22)申请日 2020.08.12

(71)申请人 西安电子科技大学

地址 710000 陕西省西安市雁塔区太白南

路2号(72)发明人 刘马良　肖金海　朱樟明　杨银堂　(74)专利代理机构 西安嘉思特知识产权代理事

务所(普通合伙) 61230

代理人 刘长春(51)Int.Cl.

H03L 7/18(2006.01)H03L 7/087(2006.01)H03L 7/099(2006.01)H03L 7/08(2006.01)

权利要求书3页 说明书10页 附图5页

CN 112073065 A()发明名称

一种新型毫米波亚采样DDS混频小数分频锁相环结构(57)摘要

本发明公开了一种新型毫米波亚采样DDS混频小数分频锁相环结构，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器。本发明在采样输出过后再进行混频，需要的DDS输出频率大大降低，降低了功耗的同时，可以达到很好的线性度和很低的功耗。本发明的特点是DDS输出信号频率高分辨率特性不受锁相环影响，锁相环使频率合成器可以以最小频率步进在较宽频率范围内跳变，DDS则提供在较窄频率范围可以以很小频率步进跳变的能力。因此其宽带变频速度取决于锁相环环路锁定时间，环路锁定后的窄带变频速度则取决于DDS的变频时间。

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1.一种新型毫米波亚采样DDS混频小数分频锁相环结构，其特征在于，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器，其中，

所述缓冲器的第一输出端、第二输出端分别连接所述DDS的第一输入端和第二输入端，所述缓冲器的第一输出端、第二输出端还分别连接所述第一亚采样鉴相器PD1的第一输入端和第二输入端，且所述缓冲器的第一输出端、第二输出端还分别连接所述第二亚采样鉴相器PD2的第一输入端和第二输入端；

所述DDS的第一输出端、第二输出端分别连接所述DAC的第一输入端和第二输入端，所述DAC的第一输出端、第二输出端、第三输出端和第四输出端均连接所述乘法器，所述第一亚采样鉴相器PD1的第一输出端和第二输出端、所述第二亚采样鉴相器PD2的第一输出端和第二输出端均连接所述乘法器；

所述乘法器的第一输出端和第二输出端连接所述电压电流转换电路，所述电压电流转换电路的输出端通过所述低通滤波器连接至所述压控振荡器，所述压控振荡器的第一输出端通过所述第一反相器链F1连接至所述分频器的第一输入端，所述压控振荡器的第二输出端通过第二反相器链F2连接至所述分频器的第二输入端，所述分频器的第一输出端和第二输出端均连接至所述第一亚采样鉴相器PD1的控制端，所述分频器的第三输出端和第四输出端均连接至所述第二亚采样鉴相器PD2的控制端。

2.根据权利要求1所述的锁相环结构，其特征在于，所述第一亚采样鉴相器PD1包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、电容C3和电容C4，其中，

所述缓冲器的第一输出端连接所述晶体管M1的源极、所述晶体管M4的源极，所述缓冲器的第二输出端连接所述晶体管M3的源极和所述晶体管M5的源极，所述晶体管M1的漏极连接所述晶体管M3的漏极、所述晶体管M2的源极，所述晶体管M5的漏极连接所述晶体管M4的漏极、所述晶体管M6的源极，所述晶体管M2的漏极连接所述电容C3的第一端和所述乘法器，所述电容C3的第二端连接接地端，所述晶体管M2的源极还连接所述晶体管M2的漏极，所述晶体管M3的栅极和所述晶体管M4的栅极连接接地端，所述晶体管M6的漏极连接所述电容C4的第一端和所述乘法器，所述电容C4的第二端连接接地端，所述晶体管M6的源极还连接所述晶体管M6的漏极，所述晶体管M1的栅极和所述晶体管M5的栅极连接所述分频器的第一输出端，所述晶体管M2的栅极和所述晶体管M6的栅极连接所述分频器的第二输出端。

3.根据权利要求2所述的锁相环结构，其特征在于，所述晶体管M2和所述晶体管M6的尺寸为所述晶体管M1和所述晶体管M5的一半，所述晶体管M3和所述晶体管M4的尺寸与所述晶体管M1和所述晶体管M5的尺寸相同。

4.根据权利要求1所述的锁相环结构，其特征在于，所述第二亚采样鉴相器PD2包括晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12、电容C5和电容C6，其中，

所述缓冲器的第一输出端连接所述晶体管M7的源极、所述晶体管M10的源极，所述缓冲器的第二输出端连接所述晶体管M9的源极和所述晶体管M11的源极，所述晶体管M7的漏极连接所述晶体管M9的漏极、所述晶体管M8的源极，所述晶体管M11的漏极连接所述晶体管M10的漏极、所述晶体管M12的源极，所述晶体管M8的漏极连接所述电容C5的第一端和所述乘法器，所述电容C5的第二端连接接地端，所述晶体管M8的源极还连接所述晶体管M8的漏极，所述晶体管M9的栅极和所述晶体管M10的栅极连接接地端，所述晶体管M12的漏极连接

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所述电容C6的第一端和所述乘法器，所述电容C6的第二端连接接地端，所述晶体管M12的源极还连接所述晶体管M12的漏极，所述晶体管M7的栅极和所述晶体管M11的栅极连接所述分频器的第三输出端，所述晶体管M8的栅极和所述晶体管M12的栅极连接所述分频器的第四输出端。

5.根据权利要求4所述的锁相环结构，其特征在于，所述晶体管M8和所述晶体管M12的尺寸为所述晶体管M7和所述晶体管M11的一半，所述晶体管M9和所述晶体管M10的尺寸与所述晶体管M7和所述晶体管M11的尺寸相同。

6.根据权利要求1所述的锁相环结构，其特征在于，所述乘法器包括晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、晶体管M19、晶体管M20、晶体管M21、晶体管M22、晶体管M23、晶体管M24、电容C7、电容C8、电阻R2和电阻R3，其中，

所述晶体管M13的栅极、所述晶体管M17的栅极连接所述DAC的第一输出端，所述晶体管M14的栅极、所述晶体管M16的栅极连接所述DAC的第二输出端，所述晶体管M15的栅极和所述晶体管M18的栅极连接所述第一亚采样鉴相器PD1，所述晶体管M13的源极连接所述晶体管M14的源极、所述晶体管M15的漏极，所述晶体管M13的漏极连接所述电容C7的第一端、所述电阻R2的第一端，所述晶体管M14的漏极连接所述电容C8的第一端、所述电阻R3的第一端，所述晶体管M15的源极连接接地端，所述晶体管M16的源极连接所述晶体管M17的源极、所述晶体管M18的漏极，所述晶体管M16的漏极连接所述电容C7的第一端、所述电阻R2的第一端，所述晶体管M17的漏极连接所述电容C8的第一端、所述电阻R3的第一端，所述晶体管M18的源极接地；

所述晶体管M19的栅极、所述晶体管M23的栅极连接所述DAC的第三输出端，所述晶体管M20的栅极、所述晶体管M22的栅极连接所述DAC的第四输出端，所述晶体管M21的栅极和所述晶体管M24的栅极连接所述第二亚采样鉴相器PD2，所述晶体管M19的源极连接所述晶体管M20的源极、所述晶体管M21的漏极，所述晶体管M19的漏极连接所述电容C7的第一端、所述电阻R2的第一端，所述晶体管M20的漏极连接所述电容C8的第一端、所述电阻R3的第一端，所述晶体管M21的源极连接接地端，所述晶体管M22的源极连接所述晶体管M23的源极、所述晶体管M24的漏极，所述晶体管M22的漏极连接所述电容C7的第一端、所述电阻R2的第一端，所述晶体管M23的漏极连接所述电容C8的第一端、所述电阻R3的第一端，所述晶体管M24的源极接地；

所述电容C7的第二端和所述电容C8的第二端连接接地端，所述电阻R2的第二端和所述电阻R3的第二端连接电源端，所述电容C7的第一端和所述电阻R2的第一端还连接所述电压电流转换电路的第一输入端，所述电容C8的第一端和所述电阻R3的第一端还连接所述电压电流转换电路的第二输入端。

7.根据权利要求1所述的锁相环结构，其特征在于，所述电压电流转换电路包括晶体管M25、晶体管M26、晶体管M27、晶体管M28、晶体管M29、晶体管M30、晶体管M31、晶体管M32和晶体管M33，其中，

所述乘法器的第一输出端连接所述晶体管M25的栅极，所述乘法器的第二输出端连接所述晶体管M26的栅极，所述晶体管M25的源极连接所述晶体管M26的源极和所述晶体管M27的漏极，所述晶体管M25的漏极连接所述晶体管M28的漏极、所述晶体管M28的栅极、所述晶体管M31的栅极，所述晶体管M26的漏极连接所述晶体管M29的漏极、所述晶体管M29的栅极、

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所述晶体管M30的栅极，所述晶体管M27的栅极连接偏置电压端，所述晶体管M27的源极连接接地端，所述晶体管M30的漏极连接所述晶体管M32的漏极、所述晶体管M32的栅极、所述晶体管M33的栅极，所述晶体管M31的漏极连接所述晶体管M33的漏极和所述低通滤波器，所述晶体管M32的源极和所述晶体管M33的源极连接接地端，所述晶体管M28、所述晶体管M29、所述晶体管M30、所述晶体管M31连接电源端。

8.根据权利要求1所述的锁相环结构，其特征在于，所述低通滤波器包括电阻R1、电容C1和电容C2，其中，

所述电阻R1的第一端、所述电容C2的第一端连接所述电压电流转换电路的输出端和所述压控振荡器的输入端，所述电阻R1的第二端连接所述电容C1的第一端，所述电容C1的第二端和所述电容C2的第二端连接接地端。

9.根据权利要求1所述的锁相环结构，其特征在于，所述压控振荡器包括晶体管M33、晶体管M34、晶体管M35、晶体管M36、电感L、可调电容CA1、可调电容CA2、电容阵列，其中，

所述电压电流转换电路的输出端连接所述可调电容CA1的第一端、所述可调电容CA2的第一端，所述可调电容CA1的第二端连接所述晶体管M33的漏极、所述电感L的第一端、所述晶体管M34的栅极、所述电容阵列的第一端、所述晶体管M35的漏极、所述晶体管M36的栅极、所述第一反相器链F1，所述可调电容CA2的第二端连接所述晶体管M34的漏极、所述电感L的第二端、所述晶体管M33的栅极、所述电容阵列的第二端、所述晶体管M36的漏极、所述晶体管M35的栅极、所述第二反相器链F2，所述晶体管M33的源极和所述晶体管M34的源极通过恒流源连接电源端，所述晶体管M35的源极和所述晶体管M36的源极连接接地端。

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一种新型毫米波亚采样DDS混频小数分频锁相环结构

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技术领域

[0001]本发明属于模数混合集成电路技术领域，具体涉及一种新型毫米波亚采样DDS混频小数分频锁相环结构。

背景技术

[0002]锁相环(PLL，Phase Locked Loop)就是锁定相位的反馈环路，它是一种典型的反馈控制电路。它利用外部输入的参考信号控制环路内部振荡信号的频率和相位。实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。随着5G的发展，业界对锁相环的频率和相位噪声要求越来越高。较差的杂散和相位噪声会导致相邻通道信号的频谱混叠，降低信噪比。传统的鉴频鉴相电荷泵锁相环中的杂散主要来自于电荷泵充放电电流的失配。

[0003]请参见图1，图1是现有技术提供的一种典型的锁相环的电路结构示意图，图1的锁相环主要模块包括鉴相器(PD，Phase Detector)、环路的低通滤波器和压控振荡器(VCO，Voltage-Controlled Oscillator)。鉴相器具有两个输入信号，分别是参考信号以及压控振荡器的输出信号。鉴相器把参考信号和输出信号的相位差信号转换成电压信号，并将电压信号送到低通滤波器里，低通滤波器滤除掉高频杂波后剩下的就是压控振荡器的控制信号。因此，锁相环的输出信号经过分频后不断地与参考信号进行对比，然后改变压控振荡器的振荡频率，直到两个信号的频率相同，锁相环就进入了锁定状态。并且在锁定状态，由于外部的干扰等等造成的压控振荡器输出发生变化也会及时反馈到压控振荡器的控制电压上及时改正，最终得到一个稳定的输出信号，相位噪声就是锁相环进入了锁定状态后相位的抖动，是锁相环很重要的一个性能指标。[0004]DDS(Direct Digital Synthesis，直接数字式频率合成器)具有高分辨率、高速捷变频、相位变化连续等诸多优点。但其合成信号频率较低，宽带无杂散动态范围指标不佳，而以锁相环电路为核心的间接频率合成技术具有合成信号频率高、信号相位噪声为鉴相信号相位噪声和VCO信号相位噪声的合成的特点，但在频率分辨率、变频速度等指标上劣于DDS。更重要的是，单独使用间接频率合成方案往往无法兼顾高频率分辨率，低相位噪声和杂散，捷变频等重要性能指标。而DDS+PLL方案将直接数字频率合成与间接频率合成相结合，往往能够达到单独使用DDS或锁相环技术均难以企及的效果。[0005]传统的锁相环中，为了进行小数分频。有TDC(时间数字转换器，Timeto Digital Convertor)结构、delta-sigma结构等。TDC结构利用相位累加的效果，使得采样时钟可以实现相位累加，达到小数采样的效果，但是此种结构的最小分辨精度受到工艺的影响，相位累加的过程中容易引入相位误差。Delta-sigma结构利用分频器在一定的周期内生成不同整数分频比的输出达到平均输出是小数分频的效果，此种方案的输出频率线性度不好频率精度低。传统的混频器方案在VCO的输出处进行混频，需要的DDS输出频率非常高，功耗大。

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发明内容

[0006]为了解决现有技术中存在的上述问题，本发明提供了一种新型毫米波亚采样DDS混频小数分频锁相环结构。本发明要解决的技术问题通过以下技术方案实现：[0007]一种新型毫米波亚采样DDS混频小数分频锁相环结构，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器，其中，[0008]所述缓冲器的第一输出端、第二输出端分别连接所述DDS的第一输入端和第二输入端，所述缓冲器的第一输出端、第二输出端还分别连接所述第一亚采样鉴相器PD1的第一输入端和第二输入端，且所述缓冲器的第一输出端、第二输出端还分别连接所述第二亚采样鉴相器PD2的第一输入端和第二输入端；[0009]所述DDS的第一输出端、第二输出端分别连接所述DAC的第一输入端和第二输入端，所述DAC的第一输出端、第二输出端、第三输出端和第四输出端均连接所述乘法器，所述第一亚采样鉴相器PD1的第一输出端和第二输出端、所述第二亚采样鉴相器PD2的第一输出端和第二输出端均连接所述乘法器；

[0010]所述乘法器的第一输出端和第二输出端连接所述电压电流转换电路，所述电压电流转换电路的输出端通过所述低通滤波器连接至所述压控振荡器，所述压控振荡器的第一输出端通过所述第一反相器链F1连接至所述分频器的第一输入端，所述压控振荡器的第二输出端通过第二反相器链F2连接至所述分频器的第二输入端，所述分频器的第一输出端和第二输出端均连接至所述第一亚采样鉴相器PD1的控制端，所述分频器的第三输出端和第四输出端均连接至所述第二亚采样鉴相器PD2的控制端。[0011]在本发明的一个实施例中，所述第一亚采样鉴相器PD1包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、电容C3和电容C4，其中，[0012]所述缓冲器的第一输出端连接所述晶体管M1的源极、所述晶体管M4的源极，所述缓冲器的第二输出端连接所述晶体管M3的源极和所述晶体管M5的源极，所述晶体管M1的漏极连接所述晶体管M3的漏极、所述晶体管M2的源极，所述晶体管M5的漏极连接所述晶体管M4的漏极、所述晶体管M6的源极，所述晶体管M2的漏极连接所述电容C3的第一端和所述乘法器，所述电容C3的第二端连接接地端，所述晶体管M2的源极还连接所述晶体管M2的漏极，所述晶体管M3的栅极和所述晶体管M4的栅极连接接地端，所述晶体管M6的漏极连接所述电容C4的第一端和所述乘法器，所述电容C4的第二端连接接地端，所述晶体管M6的源极还连接所述晶体管M6的漏极，所述晶体管M1的栅极和所述晶体管M5的栅极连接所述分频器的第一输出端，所述晶体管M2的栅极和所述晶体管M6的栅极连接所述分频器的第二输出端。[0013]在本发明的一个实施例中，所述晶体管M2和所述晶体管M6的尺寸为所述晶体管M1和所述晶体管M5的一半，所述晶体管M3和所述晶体管M4的尺寸与所述晶体管M1和所述晶体管M5的尺寸相同。

[0014]在本发明的一个实施例中，所述第二亚采样鉴相器PD2包括晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12、电容C5和电容C6，其中，[0015]所述缓冲器的第一输出端连接所述晶体管M7的源极、所述晶体管M10的源极，所述缓冲器的第二输出端连接所述晶体管M9的源极和所述晶体管M11的源极，所述晶体管M7的漏极连接所述晶体管M9的漏极、所述晶体管M8的源极，所述晶体管M11的漏极连接所述晶体

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管M10的漏极、所述晶体管M12的源极，所述晶体管M8的漏极连接所述电容C5的第一端和所述乘法器，所述电容C5的第二端连接接地端，所述晶体管M8的源极还连接所述晶体管M8的漏极，所述晶体管M9的栅极和所述晶体管M10的栅极连接接地端，所述晶体管M12的漏极连接所述电容C6的第一端和所述乘法器，所述电容C6的第二端连接接地端，所述晶体管M12的源极还连接所述晶体管M12的漏极，所述晶体管M7的栅极和所述晶体管M11的栅极连接所述分频器的第三输出端，所述晶体管M8的栅极和所述晶体管M12的栅极连接所述分频器的第四输出端。

[0016]在本发明的一个实施例中，所述晶体管M8和所述晶体管M12的尺寸为所述晶体管M7和所述晶体管M11的一半，所述晶体管M9和所述晶体管M10的尺寸与所述晶体管M7和所述晶体管M11的尺寸相同。

[0017]在本发明的一个实施例中，所述乘法器包括晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、晶体管M19、晶体管M20、晶体管M21、晶体管M22、晶体管M23、晶体管M24、电容C7、电容C8、电阻R2和电阻R3，其中，[0018]所述晶体管M13的栅极、所述晶体管M17的栅极连接所述DAC的第一输出端，所述晶体管M14的栅极、所述晶体管M16的栅极连接所述DAC的第二输出端，所述晶体管M15的栅极和所述晶体管M18的栅极连接所述第一亚采样鉴相器PD1，所述晶体管M13的源极连接所述晶体管M14的源极、所述晶体管M15的漏极，所述晶体管M13的漏极连接所述电容C7的第一端、所述电阻R2的第一端，所述晶体管M14的漏极连接所述电容C8的第一端、所述电阻R3的第一端，所述晶体管M15的源极连接接地端，所述晶体管M16的源极连接所述晶体管M17的源极、所述晶体管M18的漏极，所述晶体管M16的漏极连接所述电容C7的第一端、所述电阻R2的第一端，所述晶体管M17的漏极连接所述电容C8的第一端、所述电阻R3的第一端，所述晶体管M18的源极接地；

[0019]所述晶体管M19的栅极、所述晶体管M23的栅极连接所述DAC的第三输出端，所述晶体管M20的栅极、所述晶体管M22的栅极连接所述DAC的第四输出端，所述晶体管M21的栅极和所述晶体管M24的栅极连接所述第二亚采样鉴相器PD2，所述晶体管M19的源极连接所述晶体管M20的源极、所述晶体管M21的漏极，所述晶体管M19的漏极连接所述电容C7的第一端、所述电阻R2的第一端，所述晶体管M20的漏极连接所述电容C8的第一端、所述电阻R3的第一端，所述晶体管M21的源极连接接地端，所述晶体管M22的源极连接所述晶体管M23的源极、所述晶体管M24的漏极，所述晶体管M22的漏极连接所述电容C7的第一端、所述电阻R2的第一端，所述晶体管M23的漏极连接所述电容C8的第一端、所述电阻R3的第一端，所述晶体管M24的源极接地；

[0020]所述电容C7的第二端和所述电容C8的第二端连接接地端，所述电阻R2的第二端和所述电阻R3的第二端连接电源端，所述电容C7的第一端和所述电阻R2的第一端还连接所述电压电流转换电路的第一输入端，所述电容C8的第一端和所述电阻R3的第一端还连接所述电压电流转换电路的第二输入端。[0021]在本发明的一个实施例中，所述电压电流转换电路包括晶体管M25、晶体管M26、晶体管M27、晶体管M28、晶体管M29、晶体管M30、晶体管M31、晶体管M32和晶体管M33，其中，[0022]所述乘法器的第一输出端连接所述晶体管M25的栅极，所述乘法器的第二输出端连接所述晶体管M26的栅极，所述晶体管M25的源极连接所述晶体管M26的源极和所述晶体

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管M27的漏极，所述晶体管M25的漏极连接所述晶体管M28的漏极、所述晶体管M28的栅极、所述晶体管M31的栅极，所述晶体管M26的漏极连接所述晶体管M29的漏极、所述晶体管M29的栅极、所述晶体管M30的栅极，所述晶体管M27的栅极连接偏置电压端，所述晶体管M27的源极连接接地端，所述晶体管M30的漏极连接所述晶体管M32的漏极、所述晶体管M32的栅极、所述晶体管M33的栅极，所述晶体管M31的漏极连接所述晶体管M33的漏极和所述低通滤波器，所述晶体管M32的源极和所述晶体管M33的源极连接接地端，所述晶体管M28、所述晶体管M29、所述晶体管M30、所述晶体管M31连接电源端。[0023]在本发明的一个实施例中，所述低通滤波器包括电阻R1、电容C1和电容C2，其中，[0024]所述电阻R1的第一端、所述电容C2的第一端连接所述电压电流转换电路的输出端和所述压控振荡器的输入端，所述电阻R1的第二端连接所述电容C1的第一端，所述电容C1的第二端和所述电容C2的第二端连接接地端。[0025]在本发明的一个实施例中，所述压控振荡器包括晶体管M33、晶体管M34、晶体管M35、晶体管M36、电感L、可调电容CA1、可调电容CA2、电容阵列，其中，

[0026]所述电压电流转换电路的输出端连接所述可调电容CA1的第一端、所述可调电容CA2的第一端，所述可调电容CA1的第二端连接所述晶体管M33的漏极、所述电感L的第一端、所述晶体管M34的栅极、所述电容阵列的第一端、所述晶体管M35的漏极、所述晶体管M36的栅极、所述第一反相器链F1，所述可调电容CA2的第二端连接所述晶体管M34的漏极、所述电感L的第二端、所述晶体管M33的栅极、所述电容阵列的第二端、所述晶体管M36的漏极、所述晶体管M35的栅极、所述第二反相器链F2，所述晶体管M33的源极和所述晶体管M34的源极通过恒流源连接电源端，所述晶体管M35的源极和所述晶体管M36的源极连接接地端。[0027]本发明的有益效果：

[0028]本发明在采样输出过后再进行混频，需要的DDS输出频率大大降低，降低了功耗的同时，可以达到很好的线性度和很低的功耗。本发明的特点是DDS输出信号频率高分辨率特性不受锁相环影响，锁相环使频率合成器可以以最小频率步进在较宽频率范围内跳变，DDS则提供在较窄频率范围可以以很小频率步进跳变的能力。因此其宽带变频速度取决于锁相环环路锁定时间，环路锁定后的窄带变频速度则取决于DDS的变频时间。本发明的实现难点在于环内混频器输出信号的滤波处理，所以为了达到更好的滤波效果，本发明利用了IQ调制的方式，使得乘法器输出的频率分量中的高频分量被大大滤除。[0029]以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

[0030]图1是现有技术提供的一种典型的锁相环的电路结构示意图；

[0031]图2是本发明实施例提供的一种新型毫米波亚采样DDS混频小数分频锁相环结构的电路结构示意图；

[0032]图3是本发明实施例提供的一种第一亚采样鉴相器的电路结构示意图；[0033]图4是本发明实施例提供的一种第二亚采样鉴相器的电路结构示意图；[0034]图5为本发明实施例提供的一种DAC电路原理图；

[0035]图6是本发明实施例提供的一种乘法器的电路结构示意图；

[0036]图7是本发明实施例提供的一种电压电流转换电路的电路结构示意图；

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图8是本发明实施例提供的一种低通滤波器的电路结构示意图；图9是本发明实施例提供的一种压控振荡器的电路结构示意图。

具体实施方式

[0039]下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

[0040]实施例一[0041]请参见图2，图2是本发明实施例提供的一种新型毫米波亚采样DDS混频小数分频锁相环结构的电路结构示意图。本实施例提供一种新型毫米波亚采样DDS混频小数分频锁相环结构，该锁相环结构包括：缓冲器(即buffer)、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS(直接数字式频率合成器)、DAC(数字模拟转换器)、乘法器(即MIX)、电压电流转换电路(即V/I)、低通滤波器、第一反相器链F1、第二反相器链F2、分频器(即/N)和压控振荡器(即VCO)，其中，

[0042]缓冲器的第一输出端、第二输出端分别连接DDS的第一输入端和第二输入端，缓冲器的第一输出端、第二输出端还分别连接第一亚采样鉴相器PD1的第一输入端和第二输入端，且缓冲器的第一输出端、第二输出端还分别连接第二亚采样鉴相器PD2的第一输入端和第二输入端；DDS的第一输出端、第二输出端分别连接DAC的第一输入端和第二输入端，DAC的第一输出端、第二输出端、第三输出端和第四输出端均连接乘法器，第一亚采样鉴相器PD1的第一输出端和第二输出端、第二亚采样鉴相器PD2的第一输出端和第二输出端均连接乘法器；乘法器的第一输出端和第二输出端连接电压电流转换电路，电压电流转换电路的输出端通过低通滤波器连接至压控振荡器，压控振荡器的第一输出端通过第一反相器链F1连接至分频器的第一输入端，压控振荡器的第二输出端通过第二反相器链F2连接至分频器的第二输入端，分频器的第一输出端和第二输出端均连接至第一亚采样鉴相器PD1的控制端，分频器的第三输出端和第四输出端均连接至第二亚采样鉴相器PD2的控制端。[0043]通过本实施例所提出的新型锁相环结构可知，压控振荡器的输出信号经分频后输出IQ两路差分采样的时钟信号，然后对参考信号进行采样，输出两路IQ差分差频输出信号，两路IQ差频信号与DDS产生的IQ差分信号进行混频，最终通过电荷泵(即电压电流转换电路)和低通滤波器对压控振荡器进行控制，形成锁相环环路。例如，当压控振荡器输出频率为18GHz时，128分频过后差生两路频率为140.625MHz的IQ信号，对150MHz的参考信号进行采样，输出9.375MHz的差频信号。DDS/DAC通过150MHz的参考信号产生一个频率为9.375MHz的信号与采样输出信号进行混频，最终通过电荷泵和低通滤波器控制压控振荡器。所以，整个锁相环利用150MHz的参考时钟输出了18GHz的输出信号，达到了小数分频的效果。[0044]在一个具体实施例中，请参见图3，图3是本发明实施例提供的一种第一亚采样鉴相器的电路结构示意图，通过图3可知，第一亚采样鉴相器PD1包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、电容C3和电容C4，其中，缓冲器的第一输出端连接晶体管M1的源极、晶体管M4的源极，缓冲器的第二输出端连接晶体管M3的源极和晶体管M5的源极，晶体管M1的漏极连接晶体管M3的漏极、晶体管M2的源极，晶体管M5的漏极连接晶体管M4的漏极、晶体管M6的源极，晶体管M2的漏极连接电容C3的第一端和乘法器，电容C3的第二端连接接地端，晶体管M2的源极还连接晶体管M2的漏极，晶体管M3的栅极和晶体管M4的

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栅极连接接地端，晶体管M6的漏极连接电容C4的第一端和乘法器，电容C4的第二端连接接地端，晶体管M6的源极还连接晶体管M6的漏极，晶体管M1的栅极和所述晶体管M5的栅极连接分频器的第一输出端，晶体管M2的栅极和晶体管M6的栅极连接分频器的第二输出端。[0045]进一步地，晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6均为NMOS。

[0046]进一步地，晶体管M2和晶体管M6的尺寸为晶体管M1和晶体管M5的一半，晶体管M3和晶体管M4的尺寸与晶体管M1和晶体管M5的尺寸相同。[0047]在本实施例中，CLK_NI和CLK_PI是一对差分信号，当CLK_NI为低时，第一亚采样鉴相器PD1进入采样阶段。当CLK_NI为高时，第一亚采样鉴相器PD1进入保持阶段。第一亚采样鉴相器PD1中的所有晶体管都是N型的。晶体管M1和晶体管M5是一对开关管，分别连接VIN_PI和VIN_NI端口。由于开关管从导通向关断状态切换时，反型层电荷会通过源漏流出，这叫“沟道电荷注入”。为防止电荷直接注入到采样电容上进一步改变采样电容上的电压值，本实施例引入了晶体管M2和晶体管M6作沟道电荷的收集。晶体管M2和晶体管M6的尺寸是晶体管M1和晶体管M5的一半，控制信号与晶体管M1和晶体管M5互补，晶体管M2和晶体管M6的源极与漏极均短接。这样，当晶体管M1和晶体管M5关断时，晶体管M2和晶体管M6导通，晶体管M2和晶体管M6中形成的反型层可以容纳流出的沟道电荷。晶体管M2和晶体管M6还可以抑制时钟馈通。当晶体管M1和晶体管M5截止时，VIN_NI和VIN_PI可能通过源漏电容耦合到采样电容上去，引起采样值不稳定，因此引入晶体管M3、晶体管M4，晶体管M3和晶体管M4的栅极保持接地，晶体管M3和晶体管M4的尺寸与晶体管M1和晶体管M5的尺寸完全一样，因此源漏电容也与开关管一样。因此，当第一亚采样鉴相器PD1进入保持阶段，两差分信号通过相同大小的源漏电容耦合到晶体管M2和晶体管M6的源极，使得晶体管M1、晶体管M3的漏极的等效电容接近于0，影响相互抵消。[0048]在一个具体实施例中，请参见图4，图4是本发明实施例提供的一种第二亚采样鉴相器的电路结构示意图，通过图4可知，第二亚采样鉴相器PD2包括晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12、电容C5和电容C6，其中，缓冲器的第一输出端连接晶体管M7的源极、晶体管M10的源极，缓冲器的第二输出端连接晶体管M9的源极和晶体管M11的源极，晶体管M7的漏极连接晶体管M9的漏极、晶体管M8的源极，晶体管M11的漏极连接晶体管M10的漏极、晶体管M12的源极，晶体管M8的漏极连接电容C5的第一端和乘法器，电容C5的第二端连接接地端，晶体管M8的源极还连接晶体管M8的漏极，晶体管M9的栅极和晶体管M10的栅极连接接地端，晶体管M12的漏极连接电容C6的第一端和乘法器，电容C6的第二端连接接地端，晶体管M12的源极还连接晶体管M12的漏极，晶体管M7的栅极和晶体管M11的栅极连接分频器的第三输出端，晶体管M8的栅极和晶体管M12的栅极连接分频器的第四输出端。

[0049]进一步地，晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12均为NMOS。

[0050]进一步地，晶体管M8和晶体管M12的尺寸为晶体管M7和晶体管M11的一半，晶体管M9和晶体管M10的尺寸与晶体管M7和晶体管M11的尺寸相同。[0051]在本实施例中，CLK_NQ和CLK_PQ是一对差分信号，当CLK_NQ为低时，第二亚采样鉴相器PD2进入采样阶段。当CLK_NQ为高时，第二亚采样鉴相器PD2进入保持阶段。第二亚采样

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鉴相器PD2中的所有晶体管都是N型的。晶体管M7和晶体管M11是一对开关管，分别连接VIN_PQ和VIN_NQ端口。由于开关管从导通向关断状态切换时，反型层电荷会通过源漏流出，这叫“沟道电荷注入”。为防止电荷直接注入到采样电容上进一步改变采样电容上的电压值，本实施例引入了晶体管M8和晶体管M12作沟道电荷的收集。晶体管M8和晶体管M12的尺寸是晶体管M7和晶体管M11的一半，控制信号与晶体管M7和晶体管M11互补，晶体管M8和晶体管M12的源极与漏极均短接。这样，当晶体管M7和晶体管M11关断时，晶体管M8和晶体管M12导通，晶体管M8和晶体管M12中形成的反型层可以容纳流出的沟道电荷。晶体管M8和晶体管M12还可以抑制时钟馈通。当晶体管M7和晶体管M11截止时，VIN_NQ和VIN_PQ可能通过源漏电容耦合到采样电容上去，引起采样值不稳定，因此引入晶体管M9、晶体管M10，晶体管M9和晶体管M10的栅极保持接地，晶体管M9和晶体管M10的尺寸与晶体管M7和晶体管M11的尺寸完全一样，因此源漏电容也与开关管一样。因此，当第二亚采样鉴相器PD2进入保持阶段，两差分信号通过相同大小的源漏电容耦合到晶体管M8和晶体管M12的源极，使得晶体管M7、晶体管M9的漏极的等效电容接近于0，影响相互抵消。[0052]请参见图5，图5为本发明实施例提供的一种DAC电路原理图，图5为10bit SAR DAC，DDS产生IQ差分数字控制信号DDS_NI[0:9]、DDS_NQ[0:9]、DDS_PI[0:9]和DDS_PQ[0:9]，控制DAC中的电容整列的参考电压值接地或者Vref(基准电压)，使得DAC输出两路IQ差分正弦波信号，相对于电流型DAC，SAR DAC具有更好的功耗性能。[0053]在一个具体实施例中，请参见图6，图6是本发明实施例提供的一种乘法器的电路结构示意图，通过图6可知，乘法器包括晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、晶体管M19、晶体管M20、晶体管M21、晶体管M22、晶体管M23、晶体管M24、电容C7、电容C8、电阻R2和电阻R3，其中，晶体管M13的栅极、晶体管M17的栅极连接DAC的第一输出端，晶体管M14的栅极、晶体管M16的栅极连接DAC的第二输出端，晶体管M15的栅极和晶体管M18的栅极连接第一亚采样鉴相器PD1的电容C3的第一端和电容C4的第一端，晶体管M13的源极连接晶体管M14的源极、晶体管M15的漏极，晶体管M13的漏极连接电容C7的第一端、电阻R2的第一端，晶体管M14的漏极连接电容C8的第一端、电阻R3的第一端，晶体管M15的源极连接接地端，晶体管M16的源极连接晶体管M17的源极、晶体管M18的漏极，晶体管M16的漏极连接电容C7的第一端、电阻R2的第一端，晶体管M17的漏极连接电容C8的第一端、电阻R3的第一端，晶体管M18的源极接地；晶体管M19的栅极、晶体管M23的栅极连接DAC的第三输出端，晶体管M20的栅极、晶体管M22的栅极连接DAC的第四输出端，晶体管M21的栅极和晶体管M24的栅极连接第二亚采样鉴相器PD2的电容C5的第一端和电容C6的第一端，晶体管M19的源极连接晶体管M20的源极、晶体管M21的漏极，晶体管M19的漏极连接电容C7的第一端、电阻R2的第一端，晶体管M20的漏极连接电容C8的第一端、电阻R3的第一端，晶体管M21的源极连接接地端，晶体管M22的源极连接晶体管M23的源极、晶体管M24的漏极，晶体管M22的漏极连接电容C7的第一端、电阻R2的第一端，晶体管M23的漏极连接电容C8的第一端、电阻R3的第一端，晶体管M24的源极接地；电容C7的第二端和电容C8的第二端连接接地端，电阻R2的第二端和电阻R3的第二端连接电源端，电容C7的第一端和电阻R2的第一端还连接电压电流转换电路的第一输入端，电容C8的第一端和电阻R3的第一端还连接电压电流转换电路的第二输入端。[00]进一步地，晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、

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晶体管M19、晶体管M20、晶体管M21、晶体管M22、晶体管M23、晶体管M24均为NMOS。[0055]在本实施例中，DDS生成的IQ差分对信号与采样电路输出的差频IQ信号进行相乘，输出DDS的IQ差分信号与采样电路输出的差频IQ信号的频率差信号。由于采用了IQ结构，使得乘法器的输出信号的频率分量仅包含DDS生成的IQ差分信号与采样电路输出的差频IQ信号的频率差信号，抑制了其他谐波分量。为了得到更好的谐波抑制能力，分频器的输出和参考频率的频率差应该适当增大。为了得到更加纯净的差频信号，乘法器的输出电阻R2、R3与C7、C8组成低通滤波器，进一步滤除高频杂波噪声。[0056]在一个具体实施例中，请参见图7，图7是本发明实施例提供的一种电压电流转换电路的电路结构示意图，通过图7可知，电压电流转换电路包括晶体管M25、晶体管M26、晶体管M27、晶体管M28、晶体管M29、晶体管M30、晶体管M31、晶体管M32和晶体管M33，其中，乘法器的第一输出端连接晶体管M25的栅极，即电容C7的第一端和电阻R2的第一端连接晶体管M25的栅极，乘法器的第二输出端连接晶体管M26的栅极，即电容C8的第一端和电阻R3的第一端连接晶体管M26的栅极，晶体管M25的源极连接晶体管M26的源极和晶体管M27的漏极，晶体管M25的漏极连接晶体管M28的漏极、晶体管M28的栅极、晶体管M31的栅极，晶体管M26的漏极连接晶体管M29的漏极、晶体管M29的栅极、晶体管M30的栅极，晶体管M27的栅极连接偏置电压端VBIAS，晶体管M27的源极连接接地端，晶体管M30的漏极连接晶体管M32的漏极、晶体管M32的栅极、晶体管M33的栅极，晶体管M31的漏极连接晶体管M33的漏极和低通滤波器，晶体管M32的源极和晶体管M33的源极连接接地端，晶体管M28、晶体管M29、晶体管M30、晶体管M31连接电源端。[0057]进一步地，晶体管M25、晶体管M26、晶体管M27、晶体管M32和晶体管M33为NMOS，晶体管M28、晶体管M29、晶体管M30、晶体管M31为PMOS。[0058]在一个具体实施例中，请参见图8，图8是本发明实施例提供的一种低通滤波器的电路结构示意图，低通滤波器包括电阻R1、电容C1和电容C2，其中，电阻R1的第一端、电容C2的第一端连接电压电流转换电路的输出端和压控振荡器的输入端，即电阻R1的第一端、电容C2的第一端连接晶体管M31、晶体管M33的漏极，电阻R1的第一端、电容C2的第一端还连接压控振荡器的输入端，电阻R1的第二端连接电容C1的第一端，电容C1的第二端和电容C2的第二端连接接地端。

[0059]在本实施例中，由折叠运算放大器作为电压电流转换电路，为了达到更高的增益、降低相位噪声，鉴相器(即第一亚采样鉴相器PD1、第二亚采样鉴相器PD2)引入了预放大部分，先将输入信号进行放大在通过电压电流转换电路转换为电流信号。为了达到更好的输出摆幅，仅用一个PMOS和一个NMOS(即晶体管M31、晶体管M33)组成电压电流转换电路的输出。亚采样锁相环的电压电流转换电路上拉和下拉电流是由采样电压的幅度决定的，因此也一定相等，不存在鉴频鉴相锁相环里存在的电流不匹配问题。[0060]采样得到的信号包含着输出信号的相位信息，经过电压电流转换电路处理后对电容进行充电。电压电流转换电路的负载相当于一个低通滤波器。为了滤除杂散，引入了一个低通滤波器，由于低通滤波器的引入，使系统引入了一个极点，容易导致锁相环的相位裕度不足从而导致系统不稳定。所以为了增加锁相环的相位裕度，引入了电阻R1，从而引入一个零点。为了避免输出电压产生跳跃，再引入了一个电容C2来滤除电压跳变时产生的干扰。[0061]在一个具体实施例中，请参见图9，图9是本发明实施例提供的一种压控振荡器的

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电路结构示意图，压控振荡器包括晶体管M33、晶体管M34、晶体管M35、晶体管M36、电感L、可调电容CA1、可调电容CA2、电容阵列，其中，电压电流转换电路的输出端连接可调电容CA1的第一端、可调电容CA2的第一端，即可调电容CA1的第一端、可调电容CA2的第一端连接晶体管M31的漏极、晶体管M33的漏极、电阻R1的第一端、电容C2的第一端，可调电容CA1的第二端连接晶体管M33的漏极、电感L的第一端、晶体管M34的栅极、电容阵列的第一端、晶体管M35的漏极、晶体管M36的栅极、第一反相器链F1，可调电容CA2的第二端连接晶体管M34的漏极、电感L的第二端、晶体管M33的栅极、电容阵列的第二端、晶体管M36的漏极、晶体管M35的栅极、第二反相器链F2，晶体管M33的源极和晶体管M34的源极通过恒流源连接电源端，晶体管M35的源极和晶体管M36的源极连接接地端。[0062]进一步地，晶体管M33、晶体管M34为PMOS，晶体管M35、晶体管M36为NMOS。[0063]在本实施例中，压控振荡器采用的是NMOS和PMOS互补的LC振荡器，这种结构能提供更低的相位噪声。LC振荡器通过改变电容的容值可以得到很高的振荡频率范围。根据振荡频率的公式：

LC振荡器通过调整电压Vtune可以改变可调电容CA1和可调电容

CA2的容值，从而改变LC振荡器的输出频率。为了得到足够宽的输出频率范围，LC振荡器使用了四个不同大小的电容模块组成的电容阵列，四个不同大小的电容模块即CDIG[0:3]，其中四个电容模块电容值大小的比值为1：2：4：8，每个电容模块由两个电容和处于这两个电容之间的开关组成，四个电容模块的四个开关分别为T0、T1、T2、T3，因此通过控制开关T0-T3接入与否进行控制LC振荡器的振荡频率，T0、T1、T2、T3为高时，电容接入环路，LC振荡器的电容值增大，振荡频率下降；T0、T1、T2、T3为低时，电容与环路断开，电路的电容值变大，频率升高。四个不同的电容模块的组合可以产生叠加，从而产生了24个频段。[00]本发明为了能在高达十几GHz的频率下稳定正常工作，为了达到小数分频的效果，本发明利用反馈回的信号对参考信号进行采样输出差频信号，再将采样的信号与DDS生成的低频信号进行混频，最终达到小数分频的效果，这种小数分频结构相比于传统的delta-sigma结构或者TDC结构有分频精度高、线性度好和功耗低等优点。

[0065]本发明的锁相环结构相比于过去在VCO输出上进行混频的方案，本发明的DDS/DAC输出的频率低，所需的参考频率低，并且使用的SAR型DAC能节省大部分DAC的功耗。[0066]本发明的采样电路与DAC电路采用IQ输出，大大的减少了混频器的杂散，使得锁相环整体有更低的杂散性能。[0067]在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。[0068]在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

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以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定

本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

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