武大电气学院数字电路仿真课程实验报告

数字电路仿真实验报告

实验一 组合逻辑电路设计与分析

一、实验目的

1、学会组合逻辑的特点

2、利用逻辑转换仪对组合逻辑电路进行分析与设计

二、实验原理

组合逻辑电路是一种重要的数字逻辑电路：特点是任何时候的输出仅仅取决于同一时刻输入信号的取值组合。根据电路确定功能，是分析组合逻辑电路的过程,一般按图1-1所示步骤进行分析。 组合逻辑电路 真值表 推导 分析 化简

逻辑表达式 确定电路功能 图1-1 组合逻辑电路的分析步骤

根据要求求解电路，是设计组合逻辑电路的过程，一般按图1-2所示步骤进行设。 问题提出 分析 真值表 归纳 逻辑表达式 最简表达式 列表

化简变换 逻辑图 图1-2 组合逻辑电路的设计步骤

三、实验步骤及内容

1、利用逻辑转换仪对已知逻辑电路进行分析。 ① 按图连接电路

② 在逻辑转换仪面板上单击按钮（由逻辑电路转换为真值表）和按钮（由

真值表导出简化表达式）后，得到如图琐事结果。观察真值表发现：当四个输入变量中1的个数为奇数时，输出为0，当四个输入变量中1个数为偶数时，输出为1.因此这是一个四位输入信号的奇偶校验电路。

XLC1U1A74LS136DU1BA BU2A74LS04DU1C74LS136DU2C74LS04DU2B74LS04D74LS136D 图1-3 待分析的逻辑电路

图1-4 经分析得到的真值表和表达式

因此这是一个四位输入信号的奇偶校验电路。

（2）根据要求利用逻辑转换仪进行逻辑电路分析。

① 问题提出：一火灾报警系统，设有烟感、温感、和紫外线三种类型不同

的活在探测器。为了防止错误报警，只有当其中有两个或两个以上的探测器发出火灾探测信号时，报警系统才产生报警控制新号，试设计电路。 ② 在逻辑转换仪面板上根据下列分析出真值表如图：由于探测器发出的火

灾信号只有两种可能，一种是高电平，代表有火灾；一种是低电平，表示无火灾。因此，令A\\B\\C分别代表烟感、温感、紫外线三种探测器的探测输出信号，为报警控制电路的输入，令F为 报警控制输出。 ③ 在逻辑转换仪面板上单击按钮（由真值表导出简化表达式）后得到最简

化表达式。

④ 在上步的基础上单击按钮（由逻辑表达式得到逻辑电路）后得到逻辑电

路。

图1-5 真值表和表达式

A13BC24567 图1-6 实验所得电路

四、思考题

1、设计一个4人表决器，3人或3人以上同意则通过。 利用逻辑转换仪得真值表和表达式如下：

图1-6 分析所得真值表的表达式

根据真值表和表达式得逻辑电路如下：

A15BCD16191718212224202725232826 图1-7 所要电路

2、 利用逻辑转换仪对下图所示逻辑电路进行分析。

XLC1U1A74LS04DU1B74LS04DU1C74LS04DU2A74LS00DU3BU3AA B74LS10DU2B74LS00D74LS10D 图1-8 所要分析的电路

分析如下：

图1-9 实验所得真值表的表达式

实验二 编码器、译码器电路仿真实验

一、实验目的

1、掌握编码器、译码器的工作原理。 2、常见编码器、译码器的作用。

二、实验原理

我们知道数字信号不尽可以用来便是数，还可以用来表示各种指令和信息。所谓的编码是指在选定的一系列二进制数码中，赋予没个二进制数码以某一固定含义。例如，用二进制数码表示十六进制数叫做二—十六进制编码。能完成编码功能的电路统称为编码器74LS148D是常用的8线—3线优先编码器，如图1所示。在8个输入线上可以同时出现几个有效的输入信号，但只对其中优先权最高的一个有效信号进行编码。其中7线优先权最高，0端优先权最低，其他优先权

按端脚递减顺序排列。~EI为选通输入端，地点凭有效，~EI=0时，编码器工作正常。E0为选通输出端，GS为优先标志端。

译码是编码的逆过程，将输入的每一个二进制代码赋予含义翻译过来，给出相应的输出信号。能够完成译码功能的电路叫做译码器。74LS138D属于3线—8线译码器，如图2 所示。该译码器输入高电平有效。

U11011121312345D0D1D2D3D4D5D6D7EIA0A1A2GSEO97614151235ABCG1~G2A~G2BU2Y0Y1Y2Y3Y4Y5Y6Y71514131211109774LS148N74LS138N

三、实验内容及步骤

1、8－3线优先译码器

1）说明：利用9个单刀双制开关切换8位输入端和选通输入端输入电平状态。利用我哥探测器观察3位信号输出端、选通输出端、优先标志端输出信号的电平状态。

VDD5VJ11Key = 0J22Key = 1J33Key = 2J44Key = 3J55Key = 4J6Key = 5J7VDDGNDKey = 6J8Key = 7Key = SpaceJ9671011121312345D0D1D2D3D4D5D6D7EIA25 V U1A0A1A2GSEO9761415A15 V A05 V GS5 V 121110131474LS148D

图2-1 8-3线优先编码器仿真电路

2）步骤：

①按图2-1连接电路

②切换9个单刀双制开关进行仿真实验，将结果填入表1.输入端的1表示高电平，0表示低电平，x表示高低电平都可以。输入端中的1表示探测器亮，0表示灭。该编码器输入、输出均为低电平有效。 输入端 EI 0 0 0 0 0 0 0 0 0 Y7 X 1 1 1 1 1 1 1 1 Y6 X 1 1 1 1 1 1 1 0 Y5 X 1 1 1 1 1 1 0 X Y4 X 1 1 1 1 1 0 X X Y3 X 1 1 1 1 0 X X X Y2 X 1 1 1 0 X X X X Y1 X 1 1 0 X X X X X Y0 X 1 0 X X X X X X 输出端 A2 1 1 1 1 1 1 0 0 0 A1 1 1 1 1 0 0 1 1 0 A0 1 1 1 0 1 0 1 0 1 GS 1 1 0 0 0 0 0 0 0 E0 1 0 1 1 1 1 1 1 1 0 0 X X X X X X X 0 0 0 0 1 表2-1 8－3线优先译码器真值表

2、3－8线译码器

1）说明：利用三个单刀双制开关切换二路输入端输入的电平状态。利用8个探测器观察8路输出新号段的电平状态。使能端G1接高电平G2A、G2B接低电平。

VDD5VVDDR11kΩR21kΩR31kΩ123Key = AJ26Key = BJ3Key = C74LS138D4.5 V 4.5 V X4X.5 V X.5 V X7X04.5 V X14.5 V X24.5 V X34.5 V J145GND1235ABCU1Y0Y1Y2Y3Y4Y5Y6Y7151413121110977118129131014G1~G2A~G2BGND

图2-2 3-8线译码器仿真电路

2）实验步骤： 按图2-3连接电路；

切换三个单刀双制开关进行仿真实验，得到表2所示结果。输入端中的1表示高电平，0表示低电平。输出端中的1表示测试器亮，0表示探测器灭。 输入端 G1 1 1 1 G2A 0 0 0 G2B 0 0 0 A2 0 0 0 A1 0 0 1 A0 0 1 0 输出端 Y7 0 1 1 Y6 1 0 1 Y5 1 1 0 Y4 1 1 1 Y3 1 1 1 Y2 1 1 1 Y1 1 1 1 Y0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 表2-2 3－8线译码器真值表

四、思考题:

(1) 利用两块8-3线优先编码器74LS148D设计16-4线优先编码器,然后仿真验证

VCC5V16-4线优先编码器的逻辑功能。

J1J91011121312345D0D1D2D3D4D5D6D7EIU2A0A1A2GSEO9761415EOKey = SpaceJ2Key = SpaceJ10U6AND2U3AND2 5 VGSKey = SpaceJ3Key = SpaceJ1174LS148DKey = SpaceJ4Key = SpaceJ12 5 VX1 5 VX2Key = SpaceJ5Key = SpaceJ13U4AND2U5Key = SpaceJ61011121312345D0D1D2D3D4D5D6D7EIKey = SpaceU1A0A1A2GSEO9761415 5 VX3Key = SpaceJ7AND2J14 5 VX4Key = SpaceJ874LS148DJ17Key = SpaceJ15 5 VKey = SpaceKey = SpaceGNDKey = SpaceJ16Key = Space 图2-3 16-4线优先编码器仿真电路

(2) 利用两块3-8线译码器74LS138D设计4-16线译码器电路，然后仿真验证电路功能。

VDD5VR11kΩR2Key = SpaceJ2J11235ABCG1~G2A~G2BM15M142.5 V 2.5 V M13M122.5 V M112.5 V M10M9M82.5 V 2.5 V 2.5 V 2.5 V U1Y0Y1Y2Y3Y4Y5Y6Y7151413121110971kΩKey = SpaceR31kΩKey = SpaceJ4U3Key = SpaceNOTJ31235ABCG1~G2A~G2B74LS138DU2Y0Y1Y2Y3Y4Y5Y6Y71514131211109774LS138DM72.5 V 2.5 V GNDM62.5 V M52.5 V M3M2M1M0M42.5 V 2.5 V 2.5 V 2.5 V

图2-4 4-16线译码器仿真电路

实验三 竞争冒险电路仿真实验

一实验目的

1、 掌握组合逻辑电路产生竞争冒险的原因； 2、 学会竞争冒险是否可能存在的判断方法； 3、 了解常用消除竞争冒险的方法。

二、实验原理

在组合逻辑电路中，由于门电路存在传输延时时间和信号状态表换速度不一致等原因，使信号的变化出现快慢差异，这种现象叫做竞争。竞争的结果是使输出端可能出现错误信号，这种现象叫做冒险。所以有竞争不一定有冒险，有冒险一定存在竞争。

利用卡诺图可以判断组合逻辑电路是否可能存在竞争冒险现象，具体做法如下：根据逻辑函数的表达式，做出其卡诺图，若卡诺图中填1的格形成的卡诺图有两个相邻的圈相切，则该电路存在竞争冒险的可能性。

既然电路存在竞争就有可能存在冒险造成输出的错误动作，因此，必须杜绝竞争冒险现象的产生，常用的消除竞争冒险的方法有一下4种：加取样脉冲，消除竞争冒险，修改逻辑设计，增加冗余项，在输出端接滤波电容；加封锁脉冲等。

三、实验内容及步骤

1、0型冒险电路仿真实验 1）实验电路

U2A74LS04DV11kHz 5 V A+_+B_U1A74LS08DXSC1Ext Trig+_图3-1 0型冒险电路

2）实验步骤： ·按图3-1连接电路

·进行实验方针，记录仿真结果

·考虑如何消除该电路出现的0型冒险现象。 根据图1连接电路并观察波形，如下

图3-2 0型冒险波形图

2、1型冒险电路仿真实验 1）实验电路

U1A74LS05DXSC1Ext Trig+_A+_+B_U2A74LS32DV11kHz 5 V 图3-3 1型冒险电路

2）实验步骤： ·按图3-3连接电路

·进行仿真实验，记录仿真结果，说明实验现象

·考虑如何消除该电路出现的冒险现象 波形图入下：

图3-4 1型冒险波形图

3、多输入信号同时变化时的冒险电路 1）实验电路

U2A74LS09DU2B74LS09DU3A74LS32DU1AV11kHz 5 V 74LS04DXSC1Ext Trig+VDDGND5V+_A_+B_ 图3-5 多输入信号同时变化时的冒险电路

2）实验步骤： ·按图3-5连接电路

·利用卡诺图判断该电路存在竞争冒险可能性。运行实验仿真，记录结果并说明现象。

为了消除竞争冒险现象，采用修改逻辑设计，增加冗余项BC，采用修改后电路如图4所示，记录仿真结果

图3-6 波形图

4、多输入信号同时变化时的冒险消除电路 1）实验电路

U5A74LS09DU2A74LS09DU2B74LS09DU4C74LS32DU3A74LS32DU1AV11kHz 5 V 74LS04DXSC1Ext Trig+VDDGND5V+_A_+B_ 图3-7 多输入信号同时变化时的冒险电路

2）实验结果：

增加冗余项后消除了竞争冒险。

图3-8 消除竞争冒险后的波形图

四、思考题

如图5是否存在竞争冒险现象，若存在如何消除？

U1A74LS04DU2A74LS02DU2BV11kHz 5 V GNDVDD5V+A_+B_U2C74LS02D74LS02DXSC1Ext Trig+_图3-9

有，应增加冗余项BC 。

实验四 触发器电路仿真实验

一、实验目的

1、 2、

掌握边沿触发器的逻辑功能；

逻辑不同边沿触发器逻辑功能之间的相互切换。

二、实验原理

触发器是构成时序电路的基本逻辑单元，具有记忆，存储二进制信息的功能，从逻辑功能上将触发器分为RS,D,JK,T,T’等几种类型，对于逻辑功能的描述有真值表，波形图，特征方程等几种方法。功能不同的触发器之间可以相互转换。边沿触发器是指只在CP上升沿或下降沿到来时接受此刻的输入信号，进行状态

转换，而其他时刻输入信号状态的变化对其没有影响的电路。

集成触发器通常具有异步置位，复位功能，74LS74D是在一片芯片上包括两个完全边沿D触发器的集成电路，对它的分析分为三种情况：

（1）

无论CP和D为何值，只要~1CLR=0，~1PR=1，触发器置0，；只要~1CLR=1，~1PR=0，触发器置1。

（2） （3）

当~1CLR=~1PR=0时为不允许状态。

当~1CLR=~1PR=1且CP处于上升沿时，Qn+1=D。

74LS112D是在一片芯片上饱和两个完全边沿JK触发器的集成电路，对它的分析可分为以下三种情况：

（1） 无论CP,J,K为何值，只要~1CLR=0,~1PR=1，触发器置0，只要

~1CLR=1,~1PR=0,触发器置1。

（2） 当~1CLR=~1PR=0时为不允许状态。

（3） 当~1CLR=~1PR=1时，且CP处于下降沿时，Q=J Q+KQ

n+1

n

n

U2A21D11Q1~1Q13131D21EN11Q2~1Q216115143121J1CLK1K4~1PR1QU1A5~1Q~1CLR6

74LS75N

1574LS112N

三、实验内容及步骤

1、D触发器

1）说明：利用单刀双掷开关J1,J2,J3,J4切换输入管脚的信号电平状态，利用探测器X1观察输出管脚的信号电平状态，用示波器查看输出管脚的信号波形。

VDD5VJ1Key = AJ2Key = BJ3Key = CJ421D4~1PR1Q5XSC1Ext Trig+_U1A+A_+B_X1631CLK~1Q~1CLR15 V 74LS74DV1500 Hz 5 V Key = Space

图4-1 D触发器仿真电路

2）实验步骤：按下图所示连接电路。

按照仿真电路实验，利用开关来改变~IPR,1D,~1CP,CP的状态，观察输出端1Q的变化，将结果填入下表并验证结果，输入端的1表示高电平，0表示低电平，x表示接高接低都可以，输入端1表示探测灯亮，0表示探测等灭。 输入端 CP X X X 1 1 ~CLR 0 0 1 1 1 ~PR 0 1 0 1 1 D X X X 0 1 现态 Qn 0 不确定 不确定 0 1 次态 Qn+1 不确定 0 1 1 0 表4-1 边沿D触发器74LS74D真值表

2、JK触发器

1）说明：利用单刀双掷开关J1,J2,J3,J4,J5切换输入信号的信号电平状态，利

用探测器X1观察输出管脚的信号电平状态，用示波器查看管脚的信号波形。

XSC1VDD5VA+_+B_Ext Trig+_J1Key = AJ2Key = BJ3Key = CJ43121J1CLK1K4~1PR1QU1A5X15 V ~1Q~1CLR15674LS112DJ5V1Key = SpaceKey = D500 Hz 5 V

图4-2 JK触发器仿真电路

2）实验步骤：按下图链接电路，利用开关来改变~IPR,1J,1K，~1CP,CP的状态，观察输出端1Q的变化，将结果填入下表并验证结果，输入端的1表示高电平，0表示低电平，x表示接高接低都可以，输入端1表示探测灯亮，0表示探测等灭。 输入端 CP X X X 1 1 1 1 1 ~CLR 0 0 1 1 1 1 1 1 ~PR 0 1 0 1 1 1 1 1 J X X X 0 0 0 0 1 K X X X 0 0 1 1 0 现态 Qn － 不确定 不确定 0 1 1 0 1 次态 Qn+1 不确定 0 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 1 0 1 表4-2 JK触发器74LS112D真值表

五、思考题

由于D触发器使用方便，JK触发器功能最完善，怎样将JK触发器和D触发器分别转换为T触发器。

34U3A1Q5U2A474LS266N121D~1PR231CLK~1Q6~1CLR174LS74N图4-3 D触发器转化成T触发器

实验五 计数器电路仿真实验

一、实验目的

1、了解计数器的日常应用和分类；

2、熟悉集成计数器逻辑功能和其各控制端作用； 3、掌握计数器的使用方法。

二、实验原理

统计输入脉冲个数的过程计数。能够完成计数工作的电路成为计数器。计数器的基本功能是统计时钟脉冲的个数，即实现计数操作，也用于分频、定时、

产生节拍脉冲等。计数器的种类很多，根据计数脉冲引入方式的不同，将计数器分为同步计数器和异步计数器；根据计数过程中计数变化趋势，将计数器分为加法计数器、减法计数器、可逆计数器；根据计数器中计数长度的不同，可以将计数器分为二进制计数器和非二进制计数器（例如十进制、N进制）。

二进制计数器是构成其他各种计数器的基础。按照计数器中计数值的编码方式，用n表示二进制代码，N表示状态位，满足N=2“的计数器称作二进制计数器。74LS161D是常见的二进制加法同步计数器，其引脚说明如图所示，其功能如表所示。

U13456710912ABCDENPENT~LOAD~CLRCLKQAQBQCQDRCO1413121115

U11511094115148ABCDVCCQAQBQCQD1632671312~CTEN~LOAD~U/D~RCOMAX/MINCLKGND74LS161D74LS191D

三、实验内容及步骤

1、74LS161D构成的二进制加法同步计数器，具体电路如图所示，说明如下

VDD5VU2J1U1Key = 1J23456710912ABCDENPENT~LOAD~CLRCLKQAQBQCQDRCO1413121115Ln1Ln2Ln3Ln4DCD_HEXBusLn4Ln3Ln2Ln1BusXLA1Ln1Ln2Ln3Ln41Key = 2J3BusKey = 3J474LS161DX1Key = 02.5 V GNDV150 Hz 5 V FCQT 图5-1 74LS161D构成的二进制加法同步计数器

该电路采用总线方式进行连接。

利用J1、J2、J3、J4四个单刀双掷开关可以切换74LS161D第7、10、9、1脚输入的高低电平状态。74LS161D第3、4、5、6脚（4位二进制输入端）同时接高电平。74LS161D第15脚（进位输出端）接探测器X1。V1为时钟信号。利用逻辑分析仪观察思维二进制输出端（第11、12、13、14脚）、进位输出端（第15脚）和时钟信号端（第2脚）的波形。利用数码管U2显示计数器的计数情况。

2、74LS191D构成的二进制加/减同步计数器

U1VCC5VJ1Key = CJ2Key = BJ3Key = AV11kHz 5 V 74LS191DX2151109411514ABCDDCD_HEXU2QAQBQCQD3267XLA11~CTEN~LOAD~U/D~RCOMAX/MINCLK1312X12.5 V 2.5 V FCQTGNDGND 图5-2 74LS191D构成的二进制加/减同步计数器

四、思考题

1.模仿图5-174LS161D构成的二进制加法计数器，设计由74LS162D构成的十进制

加

法

同

步

计

数

器

。

VCC5VU134567109128ABCDENPENT~LOAD~CLRCLKGNDVCCQAQBQCQDRCO161413121115Ln1Ln2Ln3Ln4U2DCD_HEXBusLn4Ln3Ln2BusBusKey = SpaceJ2Ln1J1XLA1174LS162DKey = SpaceJ3X1 2.5 VLn1Ln2Ln3Ln4Key = SpaceJ4V11kHz 5 V FKey = SpaceCQTGND

2、模仿图5-274LS191D构成的二进制加/减法同步计数器，设计由74LS192D构成的十进制加/减同步计数器。

VDD5VDCD_HEXJ1U2Key = SpaceJ215110911148ABCDU1VCCQAQBQCQD~BO~CO1632671312XLA11Key = SpaceJ3~LOADCLRUPDOWNGNDKey = SpaceV174LS192D 2.5 VX1 2.5 VX2100 Hz 5 V FCQTGND 实验六 任意N进制计数器电路仿真实验

一、实验目的

1、学会分析任意N进制计数器。

2、灵活应用构成任意N进制计数器的三种方法。

二、实验原理

1、简单连接法：将两个计数器首尾相连，构成一个新的计数器，该计数器的模是两个计数器模的乘积。

2、清零端复位法：开始计数后，经过M个脉冲，技术状态达到SM，通过辅助门电路将SM译码，产生一个清零信号加至计数器的清零端，使计数器返回到初

始零状态，这样就跳跃了（N-M）个状态，从而构成了M进制计数器。 3、利用置入控制端的置位法：利用中规模器件的置入控制端，以置入某一固定二进制数值的方法，从而使N进制计数器跳跃（N-M）个状态，实现M进制计数器

三、实验内容及步骤

1、简单连接法构成模为100的计数器

U1XLA11U2Ln1Ln2Ln3Ln4Ln5Ln6Ln7Ln8BusDCD_HEXX1Ln1Ln2Ln3Ln5Ln6Ln7DCD_HEXVDD5VFBusBusLn414Ln313Ln212Ln11115BusL481nL371nL261nL151n15TQCRCOQAQBQCQDLn8 2.5 VBus~LOAD~CLRU374LS162DCLKQAQBQCQDRCOLn4~LOAD~CLRENPENTU474LS162DCLK271034569127103456ENPENTABCDABCDV11kHz 5 V GND91

2、清零端复位法构成的八进制计数器

VDD5VU114131211QAQBQCQDRCO15DCD_HEX~LOAD~CLRU274LS161DCLK27103456ENPENTABCDU3A74LS05NV150 Hz 5 V GND91

3、置入控制端的置们法构成的八进制计数器

VDD5VU114131211QAQBQCQDRCO15~LOAD~CLR7103456ENPENTABCD912CLKDCD_HEXU274LS161DV1U3A50 Hz 5 V 74LS12DGND

五、思考题

1、如何利用简单连接法将俩个二进制加法计数器74LS161D构成一个模256的计数器。

XLA11U1Ln1Ln2Ln3Ln4Ln5Ln6Ln7Ln8U2BusDCD_HEXDCD_HEXLn5Ln6Ln7Ln8Ln1Ln2Ln3BusX1 2.5 VBusFTQCVDD5VBusLn814Ln713Ln612Ln51115BusLn414Ln313Ln212Ln11115RCO~LOAD~CLR~LOAD~CLRU374LS162DCLKRCOQAQBQCQDQAQBQCQDLn4U474LS162DCLK2ENPENT71071034569123456ENPENTABCDABCDV11kHz 5 V GND91

3、如何利用清零端复位法将二进制加法计数器74LS161D和一些辅助门电路构成一个模为5的计数器。

VDD5VU114131211QAQBQCQDRCO15DCD_HEX~LOAD~CLRENPENTABCDCLK2U274LS161D7103456U3A7400N91V150 Hz 5 V GND

4、如何利用置入控制端的置位法将二进制加法计数器74LS161D和一些辅助门电路

VDD5V构成一个模位6的计数器。

14131211QAQBQCQDRCO15U1~LOAD~CLR7103456ENPENTABCD91U3AV174LS03N50 Hz 5 V 2CLKDCD_HEXU274LS161DGND

实验七 数字抢答器设计

一、设计任务与要求

1、

抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S1~S8表示。

2、 3、 4、 5、 6、

主持人控制开关按钮S。 抢答器具有锁存和显示功能。 抢答器具有定时抢答功能。

参赛选手在设定的时间内进行抢答。

如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器显示00。

二、设计原理

接通电源后，主持人将开关拨到“清楚”状态，抢答器处于禁止状态，编号显示器灭灯，定时显示设定时间；主持人将开关置于开始状态，宣布开始，抢答器工作。定时器倒计时，扬声器给出声响提示。选手在定时时间内抢答时，抢答器完成：优先判断、编号显示、扬声器提示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作“清零”和“开始”状态开关。 一、 设计方案 抢答 、 优先编 码电路 锁存器 译码电译码显

四、设计电路

CKU4R11GND100ΩABCDEFG1312111091514OAOBOCODOEOFOGVDDU174LS48D5V7126VDD47471Q25VGNDU2A74LS279D~1R21Q11Q231Q1~LT~RBI~BI/RBOABCD~1S1~1S2~1R1~1S3~1S1~1S2~1R1~1S3231652316J9Key = SpaceA0A1A2GSEO1415976U374LS148D5~1R2R910kΩU2B74LS279DLED1R10510ΩGNDR110kΩR210kΩR310kΩ1011121312345D0D1D2D3D4D5D6D7EIR410kΩR510kΩR610kΩR710kΩR810kΩVDD5VJ1J2J3J4J5J6J7J8Key = 0Key = 1Key = 2Key = 3Key = 4Key = 5Key = 6Key = 7

五、设计说明

1、第一部分为抢答按钮，J1、J2、J3、J3、J4、J5、J6、J7、J8分别代表八支

队伍，按钮只能输入单一脉冲。

2、第二部分为编码电路，用74LS148实现。

3、第三部分为锁存电路，用三个JK触发器和若干非门，与非门实现，用于把输入的单一脉冲信号锁存。其中包含清零按钮。

4、第四部分为译码电路，用74LS248实现，其中高位D恒定接地，只译码0―7数字。

5、第五部分为译码显示。

六、功能介绍

该电路完成俩个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。工作过程：开关S置于“清零”端时，RS触发器的端均为0,4个触发器输出置0，使74LS148的EI=0，使之处于工作状态。当开关S置于“开始”时，抢答器处于等待工作的状态，当有选手将按键按下时，如按下S5 74LS148的输出经RS锁存后，1Q=1,74LS48处于工作状态，4Q3Q2Q=101，经译码显示“5”。此外，1Q=1，使74LS148=1，处于禁止状态，封锁其他按键的输入。当按键松开即按下时，74LS148的此时由于1Q=1，使=1，所以74LS148仍处于禁止状态，确保不会二次按键输入信号，保证了抢答者的优先性。如有再次抢答需主持人将S开关重新置“清零”，然后再进行下一轮抢答。