测试测量技术 基于ＡＤＦ４１５７的 一△小数分频锁相环频率合成器设计 Ｄｅｓｉｇｎ ｏｆ Ｓｉｇｍａ——ｄｅｌｔａ Ｆｒａｃｔｉｏｎａｌ－Ｎ ＰＬＬ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ Ｂａｓｅｄ ＯＨ ＡＤＦ４ １ ５７ 朱勇锋（中国电子科技集团公司第四十一研究所，ＩＩｌ东青岛２６６５５５） Ｚｈｕ Ｙｏｎｇ—ｆｅｎｇ（Ｔｈｅ ４｝ｓｔ Ｉｎｓｔｉｔｕｔｅ，Ｃｈｉｎａ Ｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ（ Ｏｉｌｐ Ｃｏｒｐｏｒａｔｉｏｎ，Ｓｈａｎｄｏｎｇ Ｑｉｎｇｄａｏ ２６６５５５） 摘要：该文应用ＡＤＦ４１５７ Ｐｌ 集成芯片实现 一△小数分频锁相技术，重点讨论ｕ『１．３５ＧＨｚ～２．３５ＧＨｚ频段 三一ａ４，数分频频率合成的原理和实现方法。其相位噪声曲线图与传统的ＦＰＧＡ合成算法实现的结果基本一 致。实验数据充分证明了 一△小数分频Ｐｕ集成芯片可以替代传统的ＦＰＧＡ合成算法，具有易调试、集成度 商、一致性好等优点。 关键词：ＡＤＦ４１５７；三一△小数分频锁相环；ＡＤＩＳｉｍＰＬＬ３．３０ 中阔分类号：ＴＮ７４ 文献标识码：Ａ 文章编号：１００３—０１０７（２０１１）０５—００２１－０４ Ａｂｓｔｒａｃｔ：Ｉｎ ｔｈｉｓ ｐａｐｅｒ，ｔｈｅ ＰＬＬ ｃｈｉｐ ＡＤＦ４１５７ ｉｓ ｕｓｅｄ ｔＤ ａｃｔｕａｌｉｚｅ ｔｈｅ ｓｉｇｍａ－ｄｅｌｔａ ｆｒａｃｔｉｏｎａｌ—Ｎ ＰＬＬ ｔｅｃｈｎｏｌｏｇｙ Ｔｈｅ ｔｈｅｏｒｙ ｏｆ ｔｈｅ ｓｉｇｍａ—ｄｅｌｔａ ｆｒａｃｔｉｏｎａｌ—Ｎ ＰＬＬ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ ａｎｄ ｔｈｅ ｗａｙ ｔｏ ｉｍｐｌｅｍｅｎｔ ｉｓ ｅｍｐｈａｓｉｓ ｄｉｓｃｕｓｓｅｄ ｗｉｔｈｉｎ １ ３５ＧＨｚ～２ ３５ＧＨｚ ｆｒｅｑｕｅｎｃｙ ｂａｎｄｓ Ｉｔ‘ｓ ｐｈａｓｅ ｎｏｉｓｅ ｇｒａｐｈ ｉｓ ｃｏｎｓｉｓｔｅｎｔ ｔｏ ｔｈｅ ｔｒａｄｉｔｉｏｎａｌ ＦＰＧＡ ｓｙｎｔｈｅｔｉｃ ａｒｉｔｈｍｅｔｉｃ Ｔｈｅ ｅｘｐｅｒｉｍｅｎｔ ｄａｔａ ｐｒｏｖｅｓ ｔｈａｔ ｔｈｅ ｓｉｇｍａ—ｄｅｌｔａ ｆｒａｃｔｉｏｎａｌ—Ｎ ＰＬＬ ｃｈｉｐ ｃａｎ ｒｅｐｌａｃｅ ｔｈｅ ｔｒａｄｉｔｉｏｎａｌ ＦＰＧＡ ｓｙｎｔｈｅｔｉｃ ａｒｉｔｈｍｅｔｉｃ．ｔｈｅ ａｄｖａｎｔａｇｅ ｏｆ ｔｈｅ ＰＬＬ ｃｈｉｐ ｉｓ ｅａｓｙ ｔｏ ｄｅ— ｂｕｇｇｉｎｇ、ｈｉｇｈ ｉｎｔｅｇｒａｔｉｏｎ、ｇｏｏｄ ｃｏｎｓｉｓｔｅｎｃｙ Ｋｅｙ ｗｏｒｄｓ：ＡＤＦ４ｔ５７；ｓｉｇｒｎａ—ｄｅｌｔａ ｆｒａｃｔｉｏｎａｔ－Ｎ ＰＬＬ；ＡＤＩＳｉｍＰＬＬ３ ３０ ＣＬＣ ｎｕｍｂｅｒ：ＴＮ７４ Ｄｏｃｕｍｅｎｔｃｏｄｅ：Ａ ＡｒｔｉｃｌｅＩＤ：１００３—０１ｏ７（２０１１）０５一ｏｏ２１—０４ １引言 频率合成技术是雷达、通信等电子系统实现高性能指标的 关键技术之 ，很多现代电子设备和系统的功能实现，都直接 依赖于所用频率合成器的性能；它可以产生大量与基准参考频 率源同样高精度和稳定度的离散频率信号，能够满足现代通信 多信道及雷达捷变、跟踪等的需要。随着现代雷达、通信行业的 快速发展，对高频率、高稳定度的要求就越高。 荡器输出信号相位，取出 两个信号相位差成正比的电压作为 误差电压来控制ＶＣＯ输出频率，实现稳定信号输出。 整数分频锁相环频率合成器存在高分辨率 低噪声之间 的矛盾，当要实现高分辨率时，鉴相频率必须很低，此时分频比 Ｎ很大；与此同时噪声会以２０１ｇＮ的方式增加，极大地恶化了 信号的相噪，并且限制了环路带宽，不利于快速锁定，应用受到 很大限制；在此基础Ｊ＿＝．发展的双模前置分频锁相环频率合成器 虽然解决了高分辨率和低噪声之问的主要矛盾，但是也带来了 一２ 一Ａ ｄ＇数分频锁相环频率合成器 ２．１锁相环频率合成器的发展 频率合成器的方案主要有 种：直接式、间接式和直接数 字频率式。直接式频率合成尽管有频率转换快的优点，但是其 个新的问题，即在输出信号旁 现了分数寄生频率点，引入 了尾数调制，导致信号杂散较大。 ２．２ 一Ａ ｄ＇数分频锁相环频率合成器工作原理 ∑一△调制器利用的关键技术是过采样和噪声整形，通过 体积大的弱点无法适 现代系统的要求。直接数字式最大的缺 点是输出的寄生频率很多，且Ｔ作频率不会很高。间接式频率 过采样来降低噪声，提高信噪比；通过噪声整形技术可以让有 用的低频信号安全通过或是仅延迟几个采样周期，而噪声被整 形移至高频，可以通过滤波器滤除。 将∑一△技术应用到小数分频方面可以解决双模前置分 合成技术是运用锁相和数字分频器相结合的技术对信号频率 进行四则运算，谐波分量是利用锁相环的窄带滤波特性加以滤 除的，使频率合成器结构简单，造价低，并且有良好的相位噪声 频锁相环输出信号杂散和噪声过大的问题，因而得到了广泛的 应用。 特性。间接式频率合成器的具体实现方案有很多，主要有混频 锁相式、取样锁相式和数字分频锁相式三种。数字分频锁相环 ∑一△小数分频锁相环频率合成器具有很高的开关速度以 及通过ＦＰＧＡ控制可以迅速变频，有效地抑制了输出杂散，有 效地解决了高鉴相频率和高分辨率的矛盾，降低了输出信号的 相位噪声。三阶∑一Ａｌｂ数分频锁相环的结构如图ｌ所示。 频率合成器具有极优良的性能，信号锁定时无剩余频差，具有 良好的窄带载波跟踪性能和良好的宽带调制跟踪功能，门限性 能好，易于集成。它的基本原理是通过比较输入信号与压控振 ２０１１第０５期 团 Ｐ 篙 图２ ＰＦＤ原理框图（死区消除） 它集成了２５位固定模计数器，因而使得它可以实现输出频 图１三阶 一△小数分频锁相环原理框图 Ｉ＝Ｎ ＩⅡｖ×ＦＩ１¨）＋（１一ｚ一） Ｘ ｅ¨３（ｚ） （１） 率为ＲＦ【¨ｍＲＦｍ．＝［Ｎ＋（ＦＲＡＣ／２ｚｓ）】Ｘ ＦＰＦＴ 为整数分频数，由１ ２位 寄存器控制，ＦＲＡＣ为２５位模计数器的输人数值），频率分辨率 为（ＦＲＡＣ／２２％Ｘ Ｆｖｍ。 ∞ ｍ ＲｓⅡ 式（１）中第一项为所需频率，第二项为由小数分频形成的 阶调制的量化误差。 它将前一级的量化误差作为下一级调制器的输入，从而把 噪声推向远端，使噪声在信号近端受到很大抑制，可以被环路 滤波器滤除，从而达到更好的噪声整形效果。因此，采用多阶调 制能够改善小数分频锁相环输 信号的近端相噪指标。理论 卜，阶数越多噪声整形的效果越好，但是在实际的应用中，一般 采用３～４阶的∑一△调制器 数过多相噪改善效果不明显并 且会引入更多的量化噪声）。 ＲＦＩ 一型ＲＦＩ１．Ｂ ２．３集成三阶 一Ａ ｄ，数分频锁相环芯片ＡＤＦ４１ ５７ 在集成了∑一△小数分频功能的锁相环 Ｈ＝片出现之前，主 要是通过ＦＰＧＡ来设计实现，由于没计软件、思路及ＦＰＧＡ布 ＡＧ－ ∞ ∞ ＣＰ６１￣ 局约束等的不同，∑一△调制器的特性差别较大，会造成输出的 图３ ＡＤＦ４１ ５７集成芯片原理框图 信号产生杂散、抖动等不利于信号质量的情况。严重影响了产 品的性能和一致性。另外，分立式锁相环路占用区域大，一致性 图３所示为芯片原理框图，ＣＬＫ、ＤＡＴＥ、ＬＥ为串行输入时 相对较差，集成度低，越来越不能满足现代低成本、高一致性、 钟数据和使能控制；ＭＵＸＯＵＴ为输出信号锁定检测脚；ＣＰ为电 荷泵输出。其中，ＣＳＲ为快锁功能控制，它可以在小频率范围内 信号变换时陕速锁定，它的原理是通过控制ＣＰ输出电流来降 低增益，可以在小频率变换范同内实现跟踪从而快速锁定，不 适用于大频率变换范围的锁定，如图４所示。 高可靠性、小体积的需求。从而大力推动了小数分频集成锁相 环芯片的发展。 ＡｎａｌｏｇＤｅｖｉｃｅｓ公司推出的∑一Ａ／Ｊ＇，数分频锁相环合成芯片 ＡＤＦ４１５７ Ｓｉｎｇｌｅ Ｆｒａｃｔｉｏｎａｌ—Ｎ集成锁相环频率范同可达 ６０００ＭＨｚ，参考频率３００ＭＨｚ，预分频数４／５、８／９，电源电流２９ｍＡ， 封装２０脚ＬＦＣＳＰ尺寸只有４ｒａｍ Ｘ４ｍｍ，集成了ｊ阶∑一△凋制 Ｉ Ｌ ， ， ＣＳＲｏＮ ／ ；ＲｏＦ 器、低噪声数字鉴频鉴相器（ＰＦＤ）和高精度电荷泵 Ｐ１。其中，ＰＦＤ 率偏离时鉴频，频率锁定时鉴相）与ｃｐ（把反映信号相位差的 转换为反映相位差大小的平均电压或电流龃合的优点是 采用这种组合的ＰＬＬ的捕捉带仪由ＶＣＯ的可变频率范围决定， 因为控制电压可以足够的大；由它们构成的ＰＩ Ｉ 锁定时，参考信 ／ ／ 号Ｒ与输出信号Ｖ问的相位差一定是０。另外，本芯片通过增加 一个同定延时参数来设定反向脉冲宽度的方法有效地解决了死 区ｆ当相位误差很小时，ＰＦＤ的响应会有问题，因为ＰＦＤ有源器 ＂ｆｌｌｔ￣Ｅｌ ｓ） 件组成，它们之间有延迟存在，当接近这些元器件的延迟时间 时，电荷泵将有许多附加噪声，称为死区，会造成输出异常）的问 题，如图２所示。 图４ＣＳＲ控制环路锁定时间 ＲＥＦｉｎ为参考输入，内部集成５位计数分频功￣；ＲＦｉｎＡ和 ＲＦｉｎＢ为ＶＣＯ输出频率差分输入端，它们的输入功率要求见参 囵 卺 蹑絮 测试测量技术 考文献４（ｉｆｇｕｒｅ５ｆｉｇｕｒｅ６）。 可以看到仿真结果左侧纵列设置的参数，其中的放大器、环路 图３所示的灰色框是实现小数分频功能的部分。 带宽、相位裕度都是可以修改的，修改的同时右侧仿真结果会 快速更新。很直观地看到没计更改的效果。在软件中我们可以 ３ １．３５ＧＨｚ一２．３５ＧＨｚ的频率合成设计 现代射频电路设计中有很多功能强大的仿真软件可以让 通过修改滤波器类型及环路带宽来实现不同的仿真效果，然后 从中取一组认为比较合适满足要求的参数。 我们能够模拟ｍ锁相环设计中的各项参数，比如Ａｇｉｌｅｎｔ公司 的ＡＤＳ２００８就是一个非常优秀的软件，它不仅可以使用理想 器件模型来仿真，更可以把各个公司产品参数的特性导入其中 从而使仿真结果更接近于真实值，并可以通过优化器来优化参 数，得 更理想的效果。不过在这里设计采用的是ＡＤ公司白 带的设计软件ＡＤＩＳｉｍＰＬＬ＿３．３０，虽然没有那么全面，但是作为 芯片制造厂商提供的设计软件能够仿真ｍ更准确的参数。 运行软件，选择芯片ＡＤＦ４１５７，之后选择宽带、小数分频， 再选择锁相环的频率范同１３５０ＭＨｚ～２３５０ＭＨｚ及鉴相频率 ｌＯＭＩｌｚ（根据公式Ｆ ￥＝ＦＲＡＣ／２ Ｘ Ｆ ，选择鉴相频率小于 ２ｚｓＨｚ（约为３３ＭＨｚ）ｌ１］可满足频率分辨率１ Ｈｚ的需要，这里选择 鉴相频率ＩＯＭＨｚ，不需要预分频）。然后选择环路滤波器，此处 选择有源滤波器（如图６所示），放大器选择ＡＤ７ １ １ ｆ直流放大器 除 放大锁定时的直流电压外，它的交流特性在很大程度上影 响着锁相环路的许多重要性能，如它的非线性失真影响环路的 捕捉特性和稳定性，频率特性影响环路的稳定性和低频端的相 位噪声特性。因此，对直流放大器的第一要求是具有大信号带 宽；第二要求是直流放大器是低噪声的，这是因为直流放大器 的低频噪声将直接叠加到ＶＣＯ上，产生附加的杂散和相位噪 声。选用超高速、超低噪声、驱动能力强的直流放大器主要关心 的技术指标：低失调电压（通常小于５００ Ｖ）；低偏流（通常小于 ５ｏｐａ）。电源选择了２４Ｖ（冈为电荷泵电流供电电压为５ｖ，而这 里设计的宽带频率合成器调谐电压高于５Ｖ，所以必须采用有源 环路滤波器的方式来调高增益，满足ＶＣＯ调谐电压的需要）。作 为鉴相频率参考的晶振因为其相噪指标很好，埘整体相噪影响 不大，所以选择ｒ标准１０ＭＨｚ晶振ＴＣＸＯＩＯ来回避这个参数， 当然不是说这个参数不重要，相反它是其他所有设计的基础， 必须选择一个高稳高指标的品振，ＢＨ０５Ｄ５８ＧＲ—Ｊ一１２Ｖ一１０ ＭＨｚ，相噪典型值：≤一１５５ｄＢｃ／Ｈｚ＠１０ｋＨｚ。ＶＣＯ则从库中选择 了ＺＣｏｍｍ公 的Ｖ６００ＭＥ０２（频段范围１ ２５０ＭＨｚ～２３５０ＭＨｚ， 调喈灵敏度为７３ＭＨｚ／Ｖ，一９６ｄＢｃ／ｔｔｚ＠１０ｋｔｔｚ，能很好地满足设 计需求）．、最后就是选择环路滤波器的环路带宽及相位裕度，当 相位裕度较大时，ＰＬＬ可以得到较好的稳定性，但响应速度会 较慢。相位裕度偏／ｂＨ，ｔ，稳定性变差，考虑各种因素的影响，需 要合理选择相位裕度的大小，一股情况下取４５。～５５。较好， 这里选择４５。 对于环路滤波器而吉，如果锁相环的抖动主要 南外部信号噪声引起，那么带宽越窄越好，这样可以抑制外部 信号噪声，尤其足参考信号巾的噪声；如果需要有效抑制压控 振荡器的噪声，并且获得良好的跟踪和捕获性能，带宽应越宽 越好。有源滤波器因为采用放大器而引入噪声，所以采用有源 滤波器的ＰＩＪＬ产牛的频率的相伯噪声性能通常会比采用无源 滤波器的ＰＬ１ 输 差。先预置一个环路带宽值，点击完成。此时 要求锁相环路中各个集成电路的电源都具有良好的退耦 和屏蔽，良好的电源退耦对信号的相噪影响尤其重要，在条件 允许的情况下为ＶＣＯ／集成ＰＬＬ芯片／有源滤波器的电源分别 单独提供并配以足够大的电感和电容来进行滤波．因为如果电 源处理不好所带有的电压波动和不稳都会在ＶＣＯ上通过杂散 信号的形式体现出来。在实际应用中，同等环路带宽情况下，良 好的电源滤波与没有良好滤波的输出信号同等频偏相噪可能 相差６～７ｄＢｃ／Ｈｚ，所以在相噪指标要求不是特别高的情况下不 一定需要把带宽调试得比较窄，尤其是宽带情况下减小环路带 宽来改善低频相噪的情况下－Ｉｌｌ会带来高频带宽过窄造成环 路不稳、锁定时间加长等不利影响，通过改善电路中电路的电 源町能会带来更理想更稳定的结果。良好的环路屏蔽可以防止 串扰和李间辐射．有利干信号稳守和低ｎ 声 Ｌ）ｅｔｅｃｔｏ Ｃｈａｒｇｅ Ｐｕｍｐ 图５单环锁相环的基本框图 图５所示为单环锁相环基本框图，在使用ＡＤＦ４１５７的情 况下，可以集中精力设计环路滤波器来满足各项设计指标，有 效地减少丫设计周期，节约ｒ空间。 根据设计需求仿真出原理框 ，如图６所示。 图６仿真结果框图 ６所示参数在１．３５ＧＨｚ这个频点环路带宽１０２ｋＨｚ，相 位裕度４５。（选择此带宽的原冈是仿真出的参数值现实存在． 并日Ｊ此时仿真出的相位噪声较低），此时同等参数下２．３５ＧＨｚ频 点环路带宽７７．０ｋＨｚ，卡ｆｊ位裕度４５。。 ２０１１第０５期 囵 Ｐ 表１ １，３５ＧＨｚＰＬ［ 中各死件频偏相噪弹位：ｄＢｃ／Ｈｚ） Ｆｒｅｑ ｌ０Ｏ 电路搭成的边沿触发鉴频鉴相器，其余参数尽量保持一致。最 终印制板调试出的信号指标满足频率范围１．３５ＧＨｚ～２．３５ＧＨｚ， 频率步进／Ｊ－￣（１０ＭＨｚ／２３２：－２．３ｍＨｚ），在１．３５ＧＨｚ＠ｌＯｋＨｚ频偏相噪 平均为一８３．５ｄＢｃ／Ｈｚ，输出功率＋４．７ｄＢｍ，在２．３５ＧＨｚ＠１０ｋＨｚ频 Ｔｂｔａｌ －８７．０６ ＶＣＯ ～１６８．７ Ｃｈｉｐ －８７．０６ ＳＤＭ －２３２．９ Ｆｉｌｔｅｒ 一ｌ５２．１ １．（）０ｋ －９４．８５ ～ｌ４８．７ －９４．８５ —１９２．９ —１３３．２ 偏相噪平均为一８１．９ｄＢｃ／Ｈｚ，输出功率＋３．１ｄＢｍ，基本满足 １０．Ｏｋ －９７．５６ —１２８．７ －９７．６８ —１５２．７ 一ｌ１３．３ １０ｋＨｚ频偏相噪一８０ｄＢｃ／Ｈｚ、１Ｈｚ步进的指标要求。 ｌ００ｋ －９３．８２ 一ｌ】３．８ －９５．９ｌ 一】１０．５ －９８．３９ １．Ｏ０Ｍ 一１０５－２ ～ｌ３５．８ 一ｌ３０．４ —１０５．４ —１２０．４ 表２ ２．３５ＧＨｚＰＬ！ 中各元件频偏相喋弹位：ｄＢｃ／Ｈｚ） Ｆｒｅｑ ｒｏｔａｌ 、１Ｃ０ Ｃｈｉｐ ＳＤＭ Ｆｉｌｔｅｒ ｌ００ －８２，２５ 一】６３，８ －８２．２５ －２３２．９ 一１４７．２ １．０Ｏｋ －９０．０４ —１４３．８ －９０．０４ 一ｌ９２．９ 一ｌ２８．３ １０．０ｋ －９２．６１ —１２３．９ －９２．７３ 一ｌ５２．６ —１０８．４ ｌ００ｋ 一９ｌ＿８３ 一¨２．８ －９３．３２ —１ｌ２．７ －９７．４３ １．００Ｍ 一ｌ０９．８ —１３５．９ 一ｌ３０．５ —１ｌ０．２ —１２０．５ 图８三阶 一△调制器ＦＰＧＡ实现框图 （ＳＤＭ：Ｓｉｇｍａ—Ｄｅｈａ Ｍｏｄｕ｜ａｔｉｏｎ） 通常宽带锁相环会选择环路带宽为１／１０～１／２０的鉴相频 ５结束语 率，但实际应用时为ｒ更好地抑制带外噪声，实际设计时通常 ＿卜述两种方式实现的频率合成器产生的信号相位噪声曲 带宽还是要比这个值小很多，这里选择了约为１／ｌＯ０鉴相频率 线图基本一致，而其中用ＡＤＦ４１５７小数分频锁相环集成芯片 的带宽值。另外，仿真 的锁定时问为ＣＳＲ有效的情况下得ｍ 实现的频率合成器的相噪指标与ＦＰＧＡ方式实现的相噪指标 的ｆ几ｔ微秒），不适用于宽频率范用变换应用，所以设计的环路 很接近，而 稍好，证明了集成ＰＬＩ 集成芯片可以替代传统的 锁定［ｊｌ『问应该 ＣＳＲ无效时的锁定时间近似，如图４所示，实 ＦＰＧＡ算法合成。它的优点是结构简单、易调试、集成度高、一致 际频率切换锁定时 应该在儿个毫秒。有两种途径来提高ＰＬＩ 性好。在对相噪指标要求不是很高、成本要求低、小尺寸的情况 的锁定时间：第一种情况为小数部分杂散很小时，这时可以增 下有较大优势。 ｌ』Ｊ口环路带宽的同时锁定时间将减小；第二种情况是如果鉴相频 在软件使用中发现了一些缺点，它没有最优化的参数设 率提高，环路带宽也将被增加，锁定时间减少。 置，不能导人一些其他公司新的产品；仿真 来的参数实际选 择器件时这个值并不存在，必须选择尽可能近的实际参数器件 ４实例分析 来使影响降到最低，应用相对局限。 从技术角度来说，独立没计ＰＬ［ 电路各个部分有利于经验 ｛二 一｝ 积累，学习提高。但是从实际应用角度来讲，使用高性能的ＰＬＩ 集成 片可以带来高可靠性、经济性、更短设计周期及调试方 便的诸多好处。 参考文献： 图７ １．３５ＧＨｚ一２．３５ＧＨｚ频率合成器实现框图 【ｌ】陈邦媛．射频通信电路【Ｍ】．北京：北京科学小版礼． 冈７所示是以网６所示仿真参数为基础设计实现的原理 ［２］张厥盛，郑继禹，万心平．锁相技术［Ｍ｝．西安：西安电子科技大学 框同。最终印制板凋试出的信号指标满足频率范围１．３５ＧＨｚ～ 出版社，１９９４． ２．３５ＧＨｚ，频率步进Ｌ［￣（３３０ＭＨｚ），在１．３５ＧＨｚ＠１０ｋＨｚ频偏相噪平 ［３］Ｒｏｌａｎｄ Ｅ．Ｂｅｓｔ．锁相环设计仿真与应用（第５版） ．李永明，王 均为一８６．６ｄＢｃ／Ｈｚ，输 功率＋５ｄＢｍ，在２．３５ＧＨｚ＠１０ｋＨｚ频偏 海永，肖韬，等，泽．北京：清华大学出版社． 相噪平均为一８４．４ｄＢｃ／Ｈｚ，输出功率＋３．５ｄＢｍ，总体Ｊ－可以满足 ［４］Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ．ＡＤＦ４１５７ ｄａｔａｓｈｅｅｔ［Ｚ］．２００７． １０ｋＨｚ频偏相噪一８０ｄＢｅ／Ｈｚ、１Ｈｚ步进的指标要求。 【５］Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ．ＡＤＩＳｉｍＰＬＬ．ｐｐｓ［Ｚ］． 图８所示为通过ＦＰＧＡ实现的ｊ阶三一△调制器，以此来 ｛６］Ｅｄｉｔｉｏｎ Ｄｅａｎ Ｂａｎｅｒｊｅ．ＰＬＬ ｐｅｒｆｏｒｍａｎｃｅ，Ｓｉｍｕｌａｔｉｏｎ，ａｎｄ Ｄｅｓｉｇｎ 控制小数分频芯片ＭＣ１００ＥＰ０１６的８位数据位，采用７４集成 ４“ＴＺ１． 囵噎。巅譬